KR100595118B1 - 비휘발성 메모리 셀, 그 제조 방법 및 구동 방법 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 셀에 관한 것으로, 상술한 바와 같이 본 발명에 의하면 플로팅 게이트와 중첩되도록 콘트롤 게이트가 형성되고, 플로팅 게이트와 중첩되지 않도록 컷오프 게이트가 형성되며, 플로팅 게이트 사이에 드레인이 형성되고, 컷오프 게이트 사이에 소오스 라인이 형성됨으로써 프로그램시 컷오프 게이트의 전류가 제한을 받지 않아 독출시 전류가 많이 흐르게 되어 셀의 면적을 증가시키기 않고도 셀의 엑세스 타임을 증가시킬 수 있고, 임베디드(embeded)로 사용하는 경우 플래쉬 또는 EEPROM으로 원하는 용도에 맞게 적용 가능하며, 한 칩에 플래쉬 및 EEPROM을 동시에 구현하는 것이 가능함으로 인하여 다양한 임베디드 제품 전개가 가능한 비휘발성 메모리 셀, 그 제조 방법 및 구동 방법이 제시된다.
비휘발성 메모리, 컷오프 게이트, 셀 면적, 독출 전류

Description

비휘발성 메모리 셀, 그 제조 방법 및 구동 방법{Nonvolatile memory cell and method of forming and operating the same}
도 1은 종래의 스플리트 게이트형 EEPROM 셀의 단면도.
도 2는 종래의 셀렉트 게이트를 갖는 EEPROM 셀의 단면도.
도 3은 종래의 ETOX형 플래쉬 메모리 셀의 단면도.
도 4는 본 발명에 따른 비휘발성 메모리 셀의 레이아웃.
도 5는 본 발명에 따른 비휘발성 메모리 셀의 단면도.
도 6(a) 내지 도 6(f)는 본 발명에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 7은 종래의 ETOX형 비휘발성 메모리 셀의 문턱 전압 분포도.
도 8은 본 발명에 비휘발성 메모리 셀의 문턱 전압 분포도.
<도면의 주요 부분에 대한 부호의 설명>
41 : 소자 분리막 42 : 플로팅 게이트
43 : 콘트롤 게이트 44 : 컷오프 게이트
45 : 드레인 46 : 소오스 라인
51 : 반도체 기판 52 : 터널 산화막
53 : 플로팅 게이트 54 : 유전체막
55 : 콘트롤 게이트 56 : 게이트 산화막
57 : 컷오프 게이트 58 : 드레인
59 : 소오스 라인
본 발명은 비휘발성 메모리 셀에 관한 것으로, 특히 서브 마이크론(sub micron)에 적용시 면적을 최소화할 수 있고, 프로그램 특성 및 소거 특성을 극대화하여 효율을 향상시킬 수 있는 비휘발성 메모리 셀, 그 제조 방법 및 구동 방법에 관한 것이다.
도 1은 종래의 스플리트 게이트형 EEPROM 셀의 단면도로서, 도시된 바와 같이 반도체 기판(11) 상부의 소정 영역에 터널 산화막(12) 및 플로팅 게이트(13)가 형성되고, 플로팅 게이트(13) 상부와 일측면에 중첩되도록 유전체막(14) 및 콘트롤 게이트(15)가 형성되며, 반도체 기판(11) 상에 드레인(16) 및 소오스(17)가 형성된다. 그리고, 드레인(16)과 중첩되도록 게이트 산화막(18) 및 셀렉트 게이트(19)가 형성된다. 그런데, 셀렉트 게이트(19)는 콘트롤 게이트(15)와 동일한 물질 및 공정으로 형성되는데, 플로팅 게이트(13)와 중첩되는 부분은 콘트롤 게이트(15)로 작용하며, 플로팅 게이트(13)와 중첩되지 않는 부분은 셀렉트 게이트(19)로 작용한다.
상기와 같이 구성되는 종래의 스플리트 게이트형 EEPROM 셀은 드레인에 5V 이상, 게이트에 10V 이상, 소오스와 기판에 0V를 인가하여 핫 채널 인젝션 방법으로 프로그램을 실시한다. 그리고, 드레인을 플로팅시키고, 소오스에 10V 이상, 게이트와 기판에 각각 0V를 인가하여 F-N 터널링 방법으로 소거를 실시한다. 또한, 드레인에 1∼2V, 게이트에 전원 전압(Vdd), 소오스와 기판에 각각 0V를 인가하여 독출을 실시한다. 이러한 종래의 스플리트 게이트형 EEPROM 셀의 동작에 따른 전압 조건을 [표 1]에 나타내었다.
조건 Vd Vg Vs Vsub 방법
프로그램 5V 이상 10V 이상 0V 0V 핫 채널 인젝션
소거 플로팅 0V 10V 이상 0V F-N 터널링
독출 1∼2V Vdd 0V 0V
상기와 같이 구성 및 구동되는 스플리트 게이트형 EEPROM 셀은 드레인에 셀렉트 게이트를 형성하여 과도 소거에 대한 문제를 해결할 수 있는 구조이다. 그러나, 셀렉트 게이트가 드레인과 접촉되도록 형성되기 때문에 독출시 셀 전류에 영향을 주게 되어 독출 전류를 증가시키기 어려우며, 이로 인하여 엑세스 타임이 증가하게 되어 스피드가 빠른 제품에 대응하기 어려운 구조이다.
이러한 문제를 해결하기 위한 방법으로 셀렉트 게이트의 채널 폭을 늘려 셀 전류를 증가시키려 하지만, 이 경우 셀의 전체 면적이 증가하는 문제가 발생하여 칩내의 메모리 면적이 증가하게 된다.
도 2는 종래의 셀렉트 게이트를 갖는 EEPROM 셀의 단면도이다.
도시된 바와 같이 반도체 기판(21) 상부의 소정 영역에 터널 산화막(22), 플로팅 게이트(23), 유전체막(24) 및 콘트롤 게이트(25)가 적층된 스택 게이트가 형성된다. 또한, 게이트와 소정 간격 이격되어 반도체 기판(21) 상부의 소정 영역에 게이트 산화막(26) 및 셀렉트 게이트(27)가 형성된다. 이후 이온 주입 공정에 의해 반도체 기판(21) 상에 드레인(28) 및 소오스(29)가 형성되며, 스택 게이트와 셀렉트 게이트(27) 사이의 접합부(30)는 셀렉트 게이트의 소오스 및 스택 게이트의 드레인으로 동시에 작용한다.
상기와 같이 구성되는 종래의 셀렉트 게이트를 갖는 EEPROM 셀은 드레인에 0V, 셀렉트 게이트 및 콘트롤 게이트에 각각 10V 이상, 기판에 0V의 전압을 인가하고, 소오스를 플로팅시켜 F-N 터널링 방법으로 프로그램을 실시한다. 그리고, 드레인 및 셀렉트 게이트에 각각 10V 이상, 콘트롤 게이트 및 기판에 각각 0V를 인가하고, 소오스를 플로팅시켜 F-N 터널링 방법으로 소거를 실시한다. 또한, 드레인에 1∼2V, 셀렉트 게이트 및 콘트롤 게이트에 각각 전원 전압(Vdd), 소오스 및 기판에 0V의 전압을 인가하여 독출을 실시한다. 이러한, 종래의 셀렉트 게이트를 갖는 EEPROM 셀의 동작에 따른 전압 조건을 [표 2]에 나타내었다.
조건 Vd Vsg Vcg Vs Vsub 방법
프로그램 0V 10V 이상 10V 이상 플로팅 0V F-N 터널링
소거 10V 이상 10V 이상 0V 플로팅 0V F-N 터널링
독출 1∼2V Vdd Vdd 0V 0V
상기와 같이 구성 및 구동되는 셀렉트 게이트를 갖는 EEPROM 셀은 프로그램 또는 소거 동작시 터널 산화막을 통한 F-N 터널링을 이용함으로써 내구성(endurance)은 우수하지만, 셀렉트 게이트를 스택 게이트와 이격되고 드레인에 접촉되도록 별도로 형성해야 하기 때문에 셀 사이즈가 증가하는 문제가 발생한다. 또한, 독출시 드레인의 셀렉트 게이트로 인하여 독출 전류가 제한되어 셀의 엑세스 타임을 증가시키는 문제가 발생하며, 적은 독출 전류로 인하여 센스 증폭기 설계시 마진이 없게 된다.
이러한 문제를 해결하기 위해서는 셀렉트 게이트의 채널 폭을 증가시켜야 하지만, 이 경우 셀의 면적이 더더욱 증가하는 문제가 발생하게 된다.
도 3은 종래의 ETOX(EEPROM Tunnel Oxide) 구조의 플래쉬 메모리 셀의 단면도로서, 반도체 기판(31) 상부의 소정 영역에 터널 산화막(32), 플로팅 게이트(33), 유전체막(34) 및 콘트롤 게이트(35)가 적층된 스택 게이트가 형성되고, 반도체 기판(31)상에 드레인(36) 및 소오스(37)가 형성된다.
상기와 같이 구성되는 종래의 ETOX 구조의 플래쉬 메모리 셀은 드레인에 5V 이상, 게이트에 10V 이상, 소오스와 기판에 0V를 인가하여 핫 채널 인젝션 또는 F-N 터널링 방법으로 프로그램을 실시한다. 그리고, 드레인 및 소오스를 각각 플로팅시키고, 소오스에 -10V 이상, 기판에 10V 이상의 전압을 인가하여 F-N 터널링 방법 으로 소거를 실시한다. 또한, 드레인에 1∼2V, 게이트에 전원 전압(Vdd), 소오스와 기판에 각각 0V를 인가하여 독출을 실시한다. 이러한 종래의 ETOX형 플래쉬 메모리 셀의 동작에 따른 전압 조건을 [표 3]에 나타내었다.
조건 Vd Vg Vs Vsub 방법
프로그램 5V 이상 10V 이상 0V 0V 핫 채널 인젝션/ F-N 터널링
소거 플로팅 -10V 이상 플로팅 10V 이상 F-N 터널링
독출 1∼2V Vdd 0V 0V
상기와 같이 구성 및 구동되는 종래의 ETOX형 플래쉬 메모리 셀은 면적을 최소화시킬 수 있는 구조이지만, 셀렉트 게이트가 없기 때문에 과도 소거 문제를 피할 수 없는 단점이 있다.
이러한 과도 소거 문제를 해결하기 위하여 회로적으로 과도 소거 방지 회로 및 포스트 프로그램 회로를 필요로 하지만, 이러한 회로 구성의 추가로 인하여 회로 구성이 복잡할 뿐만 아니라 셀의 주변 회로 면적이 증가하는 문제가 있다.
본 발명은 면적을 최소화할 수 있으며, 프로그램 특성 및 소거 특성을 극대화하여 효율을 향상시킬 수 있는 비휘발성 메모리 셀, 그 제조 방법 및 구동 방법을 제공하는데 있다.
본 발명의 다른 목적은 임베디드(embeded)로 사용하는 경우 플래쉬 또는 EEPROM으로 원하는 용도에 맞게 적용 가능하며, 한 칩에 플래쉬 및 EEPROM을 동시에 구현하는 것이 가능하도록 함으로써 다양한 임베디드 제품 전개가 가능한 비휘 발성 메모리 셀, 그 제조 방법 및 구동 방법을 제공하는데 있다.
본 발명에 따른 비휘발성 메모리 셀은 반도체 기판 상부의 소정 영역에 터널 산화막을 포함하여 형성된 플로팅 게이트; 상기 플로팅 게이트 상부 및 일측면에 형성된 유전체막; 상기 플로팅 게이트와 중첩되도록 형성된 콘트롤 게이트; 상기 플로팅 게이트와 중첩되지 않도록 게이트 산화막을 포함하여 형성된 컷오프 게이트; 상기 플로팅 게이트 사이의 상기 반도체 기판상에 형성된 드레인; 및 상기 컷오프 게이트 사이의 상기 반도체 기판상에 형성된 소오스 라인을 포함한다.
상기 반도체 기판상의 소정 영역에 액티브 영역과 필드 영역을 분리하고 소자간을 분리하기 위한 소자 분리막을 더 포함한다.
상기 소자 분리막은 길이 방향으로 상부와 하부의 폭이 중간의 폭보다 크게 형성된다.
상기 플로팅 게이트는 상기 소자 분리막의 끝단보다 크게 형성된다.
상기 유전체막은 상기 플로팅 게이트 상부 및 상기 컷오프 게이트와 인접한 상기 플로팅 게이트 측면에 형성된다.
상기 게이트 산화막은 상기 터널 산화막보다 두껍게 형성된다.
상기 콘트롤 게이트와 상기 컷오프 게이트는 동일 물질을 이용한 동일 공정으로 형성된다.
또한, 본 발명에 따른 비휘발성 메모리 셀 제조 방법은 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 유전체막을 순차적으로 형성한 후 상기 유전체막 및 제 1 폴리실리콘막의 소정 영역을 식각하는 단계; 전체 구조 상부에 제 1 산화막 및 질화막을 형성하는 단계; 상기 질화막 및 제 1 산화막을 전면 식각하여 상기 제 1 폴리실리콘막의 측면에만 상기 제 1 산화막 및 질화막을 잔류시키는 단계; 클리닝 공정에 의해 상기 유전체막의 일부가 제거되는 단계; 전체 구조 상부에 제 2 산화막을 형성하여 상기 반도체 기판 상부에 게이트 산화막을 형성하는 동시에 상기 제 1 폴리실리콘막 상부의 유전체막을 복원시키고, 상기 제 1 폴리실리콘막의 측면에 유전체막이 형성되는 단계; 전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 상기 제 2 폴리실리콘막 및 제 2 산화막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 단계; 이온 주입 공정을 실시하여 상기 반도체 기판상에 제 1 저농도 불순물 영역을 형성하는 단계; 상기 제 2 폴리실리콘막, 유전체막, 제 1 폴리실리콘막 및 터널 산화막을 연속적으로 식각하여 상기 반도체 기판을 노출시켜 플로팅 게이트, 콘트롤 게이트 및 컷오프 게이트를 확정한 후 노출된 반도체 기판에 제 2 저농도 불순물 영역을 형성하는 단계; 전체 구조 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 스페이서를 형성하는 단계; 및 상기 제 1 및 제 2 저농도 불순물 영역에 고농도 이온 주입 공정을 실시하여 접합부를 형성하는 단계를 포함한다.
상기 반도체 기판상의 소정 영역에 액티브 영역과 필드 영역을 분리하고 소자간을 분리하기 위한 소자 분리막을 형성하는 단계를 더 포함한다.
상기 소자 분리막은 길이 방향으로 상부와 하부의 폭이 중간의 폭보다 크게 형성된다.
상기 터널 산화막을 형성하기 이전에 문턱 전압 조절 이온 주입 공정을 실시하는 단계를 더 포함한다.
상기 제 1 산화막을 형성하기 이전에 상기 컷오프 게이트의 문턱 전압 조절 이온 주입 공정을 실시하는 단계를 더 포함한다.
상기 유전체막은 산화막, 질화막 및 산화막을 적층하여 형성된다.
상기 유전체막 및 제 1 폴리실리콘막은 소자 분리막의 상부 및 하부와 각각 소정 영역 중첩되고, 채널 방향으로 소자 분리막의 상부 및 하부의 폭보다 크게 식각된다.
상기 제 2 산화막은 CVD 방법으로 1차 산화막을 형성한 후 습식 산화 공정으로 2차 산화막을 성장시켜 형성한다.
상기 제 2 폴리실리콘막은 도프트 폴리실리콘막을 이용하여 형성한다.
상기 접합부는 상기 플로팅 게이트 사이에서 드레인으로 작용하고, 상기 컷오프 게이트 사이에서 소오스로 작용한다.
한편, 본 발명에 따른 비휘발성 메모리 셀 구동 방법은 반도체 기판 상부의 소정 영역에 터널 산화막을 포함하여 형성된 플로팅 게이트; 상기 플로팅 게이트 상부 및 일측면에 형성된 유전체막; 상기 플로팅 게이트와 중첩되어 콘트롤 게이트로 작용하고, 상기 플로팅 게이트와 중첩되지 않도록 게이트 산화막을 포함하여 컷 오프 게이트로 작용하는 게이트; 상기 플로팅 게이트 사이의 상기 반도체 기판상에 형성된 드레인; 및 상기 컷오프 게이트 사이의 상기 반도체 기판상에 형성된 소오스를 포함하는 비휘발성 메모리 셀이 제공되고, 상기 드레인에 5 내지 8V, 상기 게이트에 10 내지 14V, 소오스와 기판에 0V를 인가하여 핫 채널 인젝션 방법으로 프로그램을 실시하고, 상기 드레인 및 소오스를 플로팅시키고 상기 게이트에 10V 이상의 전압, 상기 기판에 -10V 이상의 전압을 인가하여 F-N 터널링 방법으로 소거를 실시하며, 상기 드레인에 1 내지 2V, 상기 게이트에 전원 전압, 상기 소오스와 기판에 각각 0V를 인가하여 독출을 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하기로 한다.
도 4는 본 발명에 따른 비휘발성 메모리 소자의 레이아웃이다.
도 4를 참조하면, 반도체 기판상의 소정 영역에 액티브 영역과 필드 영역을 분리하고, 소자간을 분리하기 위한 소자 분리막(41)이 형성된다. 소자 분리막(41)은 상부와 하부의 일정 폭이 중간의 폭보다 큰 "Ⅰ자" 형태로 형성된다. 소자 분리막(41)의 상부 및 하부와 각각 소정 영역 중첩되고, 소자 분리막(41)의 상부 및 하부의 폭보다 크게 플로팅 게이트(42)가 형성된다. 이렇게 플로팅 게이트(42)를 형성함으로써 셀의 면적을 증가시키게 된다. 플로팅 게이트(42)와 중첩되도록 라인 형태로 콘트롤 게이트(43)가 형성되고, 플로팅 게이트(42)와 중첩되지 않도록 라인 형태로 컷오프 게이트(44)가 형성된다. 그런데, 콘트롤 게이트(43)와 컷오프 게이트(44)는 동일 물질을 이용하여 동일 공정으로 형성되는데, 플로팅 게이트(42)와 중첩되는 부분은 콘트롤 게이트(43)로 작용하고, 플로팅 게이트(42)와 중첩되지 않는 부분은 컷오프 게이트(44)로 작용한다. 그리고, 플로팅 게이트(42)가 형성되지 않은 소자 분리막(41) 사이의 액티브 영역에 드레인(45)이 형성되고, 컷오프 게이트(44) 사이의 액티브 영역에 컷오프 게이트(44)와 일부 중첩되도록 소오스 라인(46)이 형성된다. 한편, 컷오프 게이트(44)의 채널은 소오스 라인(45)을 따라 형성되기 때문에 채널 폭에 대한 제한이 없어 이로 인한 전류 제한을 받지 않게 된다. 따라서, 셀의 면적을 증가시키지 않고도 많은 전류를 얻을 수 있어 셀 면적을 최소화할 수 있다.
도 5는 도 4의 A-A' 라인을 따라 절취한 셀의 단면도이다.
도 5를 참조하면, 반도체 기판(51) 상부의 소정 영역에 터널 산화막(52) 및 플로팅 게이트(53)가 적층된다. 플로팅 게이트(53)의 상부 및 일측벽에 유전체막(54)이 형성된다. 플로팅 게이트(53)의 일측과 경계를 이루고 다른측을 완전히 포함하도록 콘트롤 게이트(55)가 형성되며, 플로팅 게이트(53)와 중첩되지 않는 반도체 기판(51) 상부에 게이트 산화막(56)을 포함하여 컷오프 게이트(57)가 형성된다. 여기서, 콘트롤 게이트(55)와 컷오프 게이트(57)는 동일 물질을 이용하여 동일 공정으로 형성되는데, 플로팅 게이트(53)와 중첩되는 부분은 콘트롤 게이트(55)로 작용하고, 플로팅 게이트(53)와 중첩되지 않는 부분은 컷오프 게이트(57)로 작용한다. 플로팅 게이트(53) 사이의 반도체 기판(51)상에 드레인(58)이 형성되고, 컷오프 게이트(57) 사이의 반도체 기판(51)상에 소오스 라인(59)이 형성된다.
상기와 같이 구성되는 본 발명에 따른 비휘발성 메모리 셀은 드레인에 5∼8V, 게이트에 10∼14V, 소오스와 기판에 0V를 인가하여 핫 채널 인젝션 방법으로 프로그램을 실시한다. 그리고, 드레인 및 소오스를 플로팅시키고, 게이트에 10V 이상의 전압, 기판에 -10V 이상의 전압을 인가하여 F-N 터널링 방법으로 소거를 실시한다. 또한, 드레인에 1∼2V, 게이트에 전원 전압(Vdd), 소오스와 기판에 각각 0V를 인가하여 독출을 실시한다. 이러한 본 발명에 따른 비휘발성 메모리 셀의 동작에 따른 전압 조건을 [표 4]에 나타내었다.
조건 Vd Vg Vs Vsub 방법
프로그램 5∼8V 10∼14V 0V 0V 핫 채널 인젝션
소거 플로팅 10V 이상 플로팅 -10V 이상 F-N 터널링
독출 1∼2V Vdd 0V 0V
도 6(a) 내지 도 6(f)는 본 발명에 따른 비휘발성 메모리 셀의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도로서, 도 4의 A-A' 라인을 따라 절취한 상태의 제조 방법을 설명하기 위한 단면도이다.
도 6(a)를 참조하면, 반도체 기판(61)상의 소정 영역에 소자 분리막(도시안됨)을 형성하여 액티브 영역 및 필드 영역을 확정한다. 액티브 영역의 반도체 기판(61)상에 문턱 전압 조절 이온 주입 공정을 실시한 후 반도체 기판(61) 상부에 터널 산화막(62), 제 1 폴리실리콘막(63) 및 유전체막(64)을 형성한다. 여기서, 터널 산화막(62)은 80∼100Å 정도의 두께로 형성하고, 제 1 폴리실리콘막(63)은 언도프 트 폴리실리콘막을 증착한 후 이온 주입 공정을 실시하여 형성한다. 또한, 유전체막(64)은 하부 산화막(64A), 질화막(64B), 상부 산화막(64C)을 적층한 ONO 구조로 형성한다.
도 6(b)를 참조하면, 유전체막(64) 및 제 1 폴리실리콘막(63)의 소정 영역을 식각한다. 이때, 소자 분리막(도시안됨)의 상부 및 하부와 각각 소정 영역 중첩되고, 채널 방향으로 소자 분리막(도시안됨)의 상부 및 하부의 폭보다 크게 유전체막(64) 및 제 1 폴리실리콘막(63)을 식각한다. 이에 의해 플로팅 게이트의 면적이 증가하게 된다. 그리고, 셀 소오스에 위치하게 될 컷오프 게이트의 문턱 전압 조절을 위한 이온 주입 공정을 실시한 후 전체 구조 상부에 산화막(65) 및 질화막(66)을 형성한다.
도 6(c)를 참조하면, 질화막(66) 및 산화막(65)을 전면 식각하여 제 1 폴리실리콘막(63) 측면에만 산화막(65) 및 질화막(66)을 잔류시킨다. 그리고, 컷오프 게이트의 게이트 산화막을 형성하기 이전에 클리닝 공정을 실시한다. 이 공정에 의해 유전체막(64)의 일부, 즉 상부 산화막(64C)이 제거된다.
도 6(d)를 참조하면, 전체 구조 상부에 컷오프 게이트의 게이트 산화막을 형성하기 위한 산화막(67)을 형성한다. 산화막(67)은 CVD 방법으로 제 1 산화막을 증착한 후 습식 산화 공정으로 제 2 산화막을 성장시켜 형성한다. 이에 따라 컷오프 게이트의 게이트 산화막 두께가 증가하며, 산화막의 막질을 향상시킬 수 있다. 이렇게 두 단계의 공정으로 산화막을 형성하는 이유는 습식 산화 방법으로는 제 1 폴리실리콘막(63) 상부에 형성된 질화막(64B) 상부에서 산화막을 두껍게 형성하는 것 이 불가능하기 때문이다. 한편, 이 공정에 의해 제 1 폴리실리콘막(63)의 상부와 측면에 ONO 구조의 유전체막이 형성되어 셀의 리텐션 특성을 증가시키게 되며, 디스터브에 의한 영향을 최소화시키게 된다. 즉, 이전 클리닝 공정에서 유전체막(64)의 상부 산화막(64C)가 제거되지만, 산화막(67)이 질화막(64B) 상부에 형성되어 ONO 구조의 유전체막(64)이 복원된다.
도 6(e)를 참조하면, 전체 구조 상부에 제 2 폴리실리콘막(68)을 형성한 후 제 2 폴리실리콘막(68) 및 컷오프 게이트의 게이트 산화막으로 작용하는 산화막(67)의 소정 영역을 식각하여 반도체 기판(61)을 노출시킨다. 한편, 제 2 폴리실리콘막(68)은 도프트 폴리실리콘막을 이용하여 폴리실리콘막의 저항을 낮게 제어한다. 그리고, 이온 주입 공정을 실시하여 반도체 기판(61)상에 제 1 저농도 불순물 영역(69)를 형성한다.
도 6(f)를 참조하면, 제 2 폴리실리콘막(68), 유전체막(64), 제 1 폴리실리콘막(63) 및 터널 산화막(62)을 연속적으로 식각하여 반도체 기판(61)을 노출시킨다. 이에 의해 제 1 폴리실리콘막(63)이 플로팅 게이트가 되고, 제 1 폴리실리콘막(63)과 중첩된 제 2 폴리실리콘막(68)은 콘트롤 게이트로 작용하며, 제 1 폴리실리콘막(63)과 중첩되지 않는 제 2 폴리실리콘막(68)은 컷오프 게이트로 작용한다. 그리고, 노출된 반도체 기판(61)에 저농도 이온 주입 공정을 실시하여 제 2 저농도 불순물 영역(70)을 형성한다.
도 6(g)를 참조하면, 전체 구조 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 스페이서(71)를 형성한다. 그리고, 고농도 이온 주입 공정을 실시하여 반도체 기판(61)상에 접합부(72)를 형성한다. 여기서, 플로팅 게이트 사이의 접합부(72)는 드레인(72A)으로 작용하고, 컷오프 게이트 사이의 접합부(72)는 소오스(72B)로 작용한다.
도 7은 셀렉트 게이트가 없는 일반적인 ETOX형 비휘발성 메모리 셀에 대한 초기 상태의 문턱 전압 분포와 프로그램 및 소거 후의 문턱 전압 분포를 나타낸 것으로, 셀렉트 게이트가 없는 경우 소거시 과도 소거(A)가 발생하여 정상적인 경우 오프 트랜지스터가 되어야 하지만, 온 트랜지스터가 되어 메모리 셀의 비정상적인 특성을 보이게 된다.
도 8은 본 발명에 따른 소오스 라인에 컷오프 게이트가 존재하는 비휘발성 메모리 셀의 초기 상태의 문턱 전압 분포와 프로그램 및 소거 후의 문턱 전압 분포를 나타낸 것으로, 소오스 라인에 컷오프 게이트가 존재하여 과도 소거시 컷오프 게이트의 문턱 전압(B)으로 인하여 스택 셀이 과도 소거되더라도 컷오프 게이트의 문턱 전압부터 셀의 소거 문턱 전압이 분포하게 되어 항상 오프 트랜지스터 특성을 갖게 되므로 과도 소거가 발생하지 않아 정상 동작을 하게 한다. 또한, 컷오프 게이트의 채널 폭에 대한 제한이 없어 셀 독출시 전류가 많이 흐르게 되어 셀의 면적을 증가시키지 않아도 된다.
상술한 바와 같이 본 발명에 의하면 플로팅 게이트와 중첩되도록 콘트롤 게 이트가 형성되고, 플로팅 게이트와 중첩되지 않도록 컷오프 게이트가 형성되며, 플로팅 게이트 사이에 드레인이 형성되고, 컷오프 게이트 사이에 소오스 라인이 형성됨으로써 프로그램시 컷오프 게이트의 전류가 제한을 받지 않아 독출시 전류가 많이 흐르게 되어 셀의 면적을 증가시키기 않고도 셀의 엑세스 타임을 증가시킬 수 있고, 임베디드(embeded)로 사용하는 경우 플래쉬 또는 EEPROM으로 원하는 용도에 맞게 적용 가능하며, 한 칩에 플래쉬 및 EEPROM을 동시에 구현하는 것이 가능함으로 인하여 다양한 임베디드 제품 전개가 가능하다.

Claims (18)

  1. 반도체 기판 상부의 소정 영역에 터널 산화막을 포함하여 형성된 플로팅 게이트;
    상기 플로팅 게이트 상부 및 일측면에 형성된 유전체막;
    상기 플로팅 게이트와 중첩되도록 형성된 콘트롤 게이트;
    상기 플로팅 게이트와 중첩되지 않도록 게이트 산화막을 포함하여 형성된 컷오프 게이트;
    상기 플로팅 게이트 사이의 상기 반도체 기판상에 형성된 드레인; 및
    상기 컷오프 게이트 사이의 상기 반도체 기판상에 형성된 소오스 라인을 포함하는 비휘발성 메모리 셀.
  2. 제 1 항에 있어서, 상기 반도체 기판상의 소정 영역에 액티브 영역과 필드 영역을 분리하고 소자간을 분리하기 위한 소자 분리막을 더 포함하는 비휘발성 메모리 셀.
  3. 제 2 항에 있어서, 상기 소자 분리막은 길이 방향으로 상부와 하부의 폭이 중간의 폭보다 크게 형성된 비휘발성 메모리 셀.
  4. 제 1 항 및 제 2 항에 있어서, 상기 플로팅 게이트는 상기 소자 분리막의 끝단보다 크게 형성된 비휘발성 메모리 셀.
  5. 제 1 항에 있어서, 상기 유전체막은 상기 플로팅 게이트 상부 및 상기 컷오프 게이트와 인접한 상기 플로팅 게이트 측면에 형성된 비휘발성 메모리 셀.
  6. 제 1 항에 있어서, 상기 게이트 산화막은 상기 터널 산화막보다 두껍게 형성된 비휘발성 메모리 셀.
  7. 제 1 항에 있어서, 상기 콘트롤 게이트와 상기 컷오프 게이트는 동일 물질을 이용한 동일 공정으로 형성된 비휘발성 메모리 셀.
  8. 반도체 기판 상부에 터널 산화막, 제 1 폴리실리콘막 및 유전체막을 순차적으로 형성한 후 상기 유전체막 및 제 1 폴리실리콘막의 소정 영역을 식각하는 단 계;
    전체 구조 상부에 제 1 산화막 및 질화막을 형성하는 단계;
    상기 질화막 및 제 1 산화막을 전면 식각하여 상기 제 1 폴리실리콘막의 측면에만 상기 제 1 산화막 및 질화막을 잔류시키는 단계;
    클리닝 공정에 의해 상기 유전체막의 일부가 제거되는 단계;
    전체 구조 상부에 제 2 산화막을 형성하여 상기 반도체 기판 상부에 게이트 산화막을 형성하는 동시에 상기 제 1 폴리실리콘막 상부의 유전체막을 복원시키고, 상기 제 1 폴리실리콘막의 측면에 유전체막이 형성되는 단계;
    전체 구조 상부에 제 2 폴리실리콘막을 형성한 후 상기 제 2 폴리실리콘막 및 제 2 산화막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 단계;
    이온 주입 공정을 실시하여 상기 반도체 기판상에 제 1 저농도 불순물 영역을 형성하는 단계;
    상기 제 2 폴리실리콘막, 유전체막, 제 1 폴리실리콘막 및 터널 산화막을 연속적으로 식각하여 상기 반도체 기판을 노출시켜 플로팅 게이트, 콘트롤 게이트 및 컷오프 게이트를 확정한 후 노출된 반도체 기판에 제 2 저농도 불순물 영역을 형성하는 단계;
    전체 구조 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 스페이서를 형성하는 단계; 및
    상기 제 1 및 제 2 저농도 불순물 영역에 고농도 이온 주입 공정을 실시하여 접합부를 형성하는 단계를 포함하는 비휘발성 메모리 셀 제조 방법.
  9. 제 8 항에 있어서, 상기 반도체 기판상의 소정 영역에 액티브 영역과 필드 영역을 분리하고 소자간을 분리하기 위한 소자 분리막을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀 제조 방법.
  10. 제 9 항에 있어서, 상기 소자 분리막은 길이 방향으로 상부와 하부의 폭이 중간의 폭보다 크게 형성되는 비휘발성 메모리 셀 제조 방법.
  11. 제 8 항에 있어서, 상기 터널 산화막을 형성하기 이전에 문턱 전압 조절 이온 주입 공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 셀 제조 방법.
  12. 제 8 항에 있어서, 상기 제 1 산화막을 형성하기 이전에 상기 컷오프 게이트의 문턱 전압 조절 이온 주입 공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 셀 제조 방법.
  13. 제 8 항에 있어서, 상기 유전체막은 산화막, 질화막 및 산화막을 적층하여 형성된 비휘발성 메모리 셀 제조 방법.
  14. 제 8 항에 있어서, 상기 유전체막 및 제 1 폴리실리콘막은 소자 분리막의 상부 및 하부와 각각 소정 영역 중첩되고, 채널 방향으로 소자 분리막의 상부 및 하부의 폭보다 크게 식각되는 비휘발성 메모리 셀 제조 방법.
  15. 제 8 항에 있어서, 상기 제 2 산화막은 CVD 방법으로 1차 산화막을 형성한 후 습식 산화 공정으로 2차 산화막을 성장시켜 형성하는 비휘발성 메모리 셀 제조 방법.
  16. 제 8 항에 있어서, 상기 제 2 폴리실리콘막은 도프트 폴리실리콘막을 이용하여 형성하는 비휘발성 메모리 셀 제조 방법.
  17. 제 8 항에 있어서, 상기 접합부는 상기 플로팅 게이트 사이에서 드레인으로 작용하고, 상기 컷오프 게이트 사이에서 소오스로 작용하는 비휘발성 메모리 셀 제조 방법.
  18. 반도체 기판 상부의 소정 영역에 터널 산화막을 포함하여 형성된 플로팅 게이트;
    상기 플로팅 게이트 상부 및 일측면에 형성된 유전체막;
    상기 플로팅 게이트와 중첩되어 콘트롤 게이트로 작용하고, 상기 상기 플로팅 게이트와 중첩되지 않아 컷오프 게이트로 작용하는 게이트;
    상기 플로팅 게이트 사이의 상기 반도체 기판상에 형성된 드레인; 및
    상기 컷오프 게이트 사이의 상기 반도체 기판상에 형성된 소오스를 포함하는 비휘발성 메모리 셀이 제공되고,
    상기 드레인에 5 내지 8V, 상기 게이트에 10 내지 14V, 소오스와 기판에 0V를 인가하여 핫 채널 인젝션 방법으로 프로그램을 실시하고, 상기 드레인 및 소오스를 플로팅시키고 상기 게이트에 10V 이상의 전압, 상기 기판에 -10V 이상의 전압을 인가하여 F-N 터널링 방법으로 소거를 실시하며, 상기 드레인에 1 내지 2V, 상기 게이트에 전원 전압, 상기 소오스와 기판에 각각 0V를 인가하여 독출을 실시하는 비휘발성 메모리 셀의 구동 방법.
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