KR20050065143A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 SAE 식각 공정 대신 로직 게이트 및 셀 콘트롤 게이트를 동시에 형성함으로써, 실리콘 기판에 가해지는 데미지를 방지하고 공정 단계를 감소시킬 수 있도록 하는 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 상기 비휘발성 메모리 소자의 제조 방법은 셀 영역 및 로직 영역의 분리되고 소정의 하부 구조가 형성된 반도체 기판에 선택 트랜지스터의 게이트 산화막 및 EEPROM 셀의 터널 산화막을 형성하는 단계와, 상기 선택 트랜지스터 게이트 산화막과 터널 산화막이 형성된 결과물에 제 1 폴리실리콘을 증착하는 단계와, 상기 제 1 폴리실리콘을 선택적을 식각하여 선택 트랜지스터의 폴리 게이트 및 EEPROM 셀의 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트를 감싸도록 ONO막을 형성하는 단계와, 상기 로직 영역에 문턱 전압 조절 이온 주입을 실시하고 로직 게이트 산화막을 형성하는 단계와, 상기 결과물 전면에 제 2 폴리실리콘을 증착한 후 제 2 폴리실리콘을 식각하여 로직 게이트와 EEPROM 셀의 콘트롤 게이트가 동시에 형성되도록 하는 단계를 포함하여 구성된다.
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 SAE 식각 공정 대신 로직 게이트 및 셀 콘트롤 게이트를 동시에 형성함으로써, 실리콘 기판에 가해지는 데미지를 방지하고 공정 단계를 감소시킬 수 있도록 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
비 휘발성 메모리 소자( Non-volatile memory device)는 전원의 공급을 중단하여도 기록상태를 유지할 수 있는 메모리 소자이다. 이러한 비휘발성 메모리 소자중 EEPROM(electrically erasable and programmable read only memory)은 전원이 없이도 장기간 안정적으로 기억할 수 있는 비휘발성 메모리 소자로서, 소거 및 프로그램 가능 읽기 전용 기억 장치(EPROM)의 변형으로 일단 기록된 데이터를 전기적으로 소거하여 재기록할 수 있는 특징을 가진다. 따라서 프로그램을 재기록하는 것을 필요로 하는 다양한 응용분야에 편리하게 사용할 수 있다.
EEPROM은 칩을 구성하는 소자의 전하를 전기적으로 변화시킴으로써 데이터를 기록, 소거할 수 있으며, 전기적인 판독이나 기록을 할 수 있어서 시스템 내에 내장된 상태로 프로그램을 다시 할 수도 있다. EEPROM에 있어 프로그램을 하는 동작은 드레인 측에 채널 열전자(channel hot eletron)를 생성시켜 상기 전자를 플로팅 게이트(floating gate)에 축적하여 셀 트랜지스터의 문턱전압을 증가시킴으로써 가능하며, 소거 동작은 소스/기판과 상기 플로팅 게이트 간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출하여 셀 트랜지스터의 문턱 전압을 낮춤으로써 가능하다.
상기 EEPROM 셀은 BYTE(8bit) 단위의 기록/소거(Write/Erase) 동작을 시키기 위하여 선택 트랜지스터(Select Transistor)가 단위 셀에 1개씩 반드시 필요하며, 이때 사용되는 선택 트랜지스터는 제 1 폴리실리콘을 이용하는 EEPROM 셀의 플로팅 게이트와 동시에 정의하게 된다.
또한 상기 이이피롬(EEPROM)중에서 칩크기(CHIP SIZE)가 작고, 기입 및 소거특성이 우수한 소자로 플래시 메모리(FLASH MEMORY)가 있으며, 플래시 셀의 경우 선택 게이트가 없기 때문에 블록 또는 칩 단위의 소거만 가능하며, 제 1 폴리실리콘으로 정의되는 플로팅 게이트는 필드 산화막 상에서 식각 되기 때문에 제 2 폴리실리콘 증착 이후 제 1 폴리실리콘과 제 2 폴리실리콘을 스택 식각하더라도 필드 산화막의 손실만 발생되어 실리콘 기판의 데미지는 발생하지 않게 된다.
반면, EEPROM 셀의 경우 상기 제 1 폴리실리콘을 이용한 선택 트랜지스터와 EEPROM 셀의 플로팅 게이트는 플래시 메모리와는 달리 액티브 영역에 형성되므로, 후속 제 1 폴리실리콘과 제 2 폴리실리콘 SAE(Self align etch) 공정에서 제 1 폴리실리콘이 없는 부분에는 액티브가 오픈된다. 이로 인하여 상기 액티브가 오픈되는 영역은 제 1 폴리실리콘 식각 타겟만큼 실리콘 오버 식각에 따른 데미지가 발생하게 된다.
이하, 첨부된 도면을 참조하여 상기 종래 기술에 의한 비휘발성 메모리 소자제조 방법의 문제점을 상세히 설명하도록 한다.
도1은 종래 기술에 의해 형성된 EEPROM 소자 및 로직 소자를 나타낸 단면도이다.
상기 도1과 같이 EEPROM 소자 영역(A)에는 선택 트랜지스터(110)와 플로팅 게이트 역할을 하는 제 1 폴리실리콘(121) 및 콘트롤 게이트 역할을 하는 제 2 폴리실리콘(122)가 형성된다, 또한, 상기 EEPROM 소자 영역과 동일 웨이퍼에 형성되는 로직 소자 영역(B)에는 로직 게이트(130) 역할을 하는 제 2 폴리실리콘(122')가 형성되어, 상기 로직 게이트는 일반적인 아날로그 로직 소자와 동일한 트랜지스터 특성을 갖게된다.
도2는 종래 기술에 의해 형성된 EEPROM 소자 및 로직 소자를 나타낸 평면도로, 상기 "가" 영역에서 EEPROM 셀을 스택 식각하는 과정에서 액티브 데미지가 발생하게 되며, 상기 식각 공정시 액티브 영역에 발생한 데미지에 의해 누설 전류가 발생하게 된다. 이로 인하여 스탠바이(Stand-by) 전류가 증가되어, 콘택이 형성되는 드레인 액티브 쪽으로 접합 누설 전류가 발생하게 된다.
도3a 내지 도3j는 종래 기술에 의한 비휘발성 메모리 소자의 제조 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도3a에 도시된 바와 같이 실리콘 기판(300)에 소자간 분리를 위하여 LOCOS 방식으로 필드 산화막(310)을 형성하여 로직 영역과 EEPROM 셀 영역을 분리한다. 그리고, 딥 N-웰 및 P-웰 이온 주입을 실시한다.
이어서, 도3b에 도시된 바와 같이 선택 트랜지스터의 채널 이온 주입 및 EEPROM 셀의 문턱 전압 조절을 위한 이온(320) 주입을 실시한다.
그런 다음, 도3c에 도시된 바와 같이 선택 트랜지스터의 게이트 산화막(330) 및 EEPROM 셀의 터널 산화막(330')을 형성하기 위한 듀얼 게이트 산화 공정을 진행한다.
그리고 나서, 제 1 폴리실리콘을 증착하고 선택적인 사진 및 식각 공정을 진행하여 도3d에 도시된 바와 같이 폴리 게이트(340) 및 EEPROM 셀의 플로팅 게이트(340')를 형성되며, 상기 제 1 폴리실리콘은 필드 산화막(310) 이외의 액티브 영역에 형성된다.
이 후, 도3e에 도시된 바와 같이 EEPROM 셀의 플로팅 게이트(340')와 후속 증착될 제 2 폴리실리콘 사이를 절연시키기 위하여 ONO막(350)을 웨이퍼 전면에 형성하고, 선택적인 사진 및 식각 공정을 진행하여 상기 플로팅 게이트(340')를 완전히 감싸도록 한다.
그런 후에 도3f에 도시된 바와 같이 로직 소자 영역(B)에 문턱 전압 조절 이온 주입 공정을 진행하고, 로직 게이트 산화막(360)을 형성한다.
이어서, 도3g에 도시된 바와 같이 EEPROM 셀의 콘트롤 게이트 및 로직 소자의 게이트로 이용될 제 2 폴리실리콘(370)를 증착한 후 도3h에 도시된 바와 같이 로직 소자 영역(B)을 블로킹하고, EEPROM 셀 영역의 제 2 폴리실리콘(370)를 SAE(Self align etch) 식각 공정을 실시한다.
그런 다음, 도3i에 도시된 바와 같이 상기 SAE 식각 공정을 완료하여 EEPROM 셀 영역의 제 1 폴리실리콘/제 2 폴리실리콘이 스택 형태가 되도록한다. 이때, 상기 제 2 폴리실리콘(370) 하단에 제 1 폴리실리콘(340')이 존재하는 부분에서는 문제가 없으나, 제 2 폴리실리콘(370)의 하단에 제 1 폴리실리콘(340')이 없는 부분에서는 실리콘 기판이 노출되기 때문에 SAE 식각 공정시에 제 2 폴리실리콘 식각 공정후에 ONO막(350) 및 제 1 폴리실리콘(340')을 식각하기 위한 식각 타겟 만큼 실리콘 기판이 데미지를 받게된다. 특히, ONO(350)막이 없던 부분인 "나" 부분의 액티브 영역에서 더욱 심한 데미지가 발생하게 되어 EEPROM 셀의 누설 전류를 유발하게 되는 문제점이 발생하게 된다.
이후 도3j에 도시된 바와 같이 상기 EEPROM 셀 영역(A)을 포토레지스트로 블로킹한 후 로직 영역의 제 2 폴리실리콘(370)를 선택적을 식각하여 로직 게이트(370')를 형성한다.
이와 같이 종래 기술에 의한 비휘발성 메모리 소자의 제조 방법에 의하면, EEPROM 셀 영역에 제 1 폴리실리콘/제 2 폴리실리콘의 스택 형태의 게이트 형성 공정을 위한 SAE 식각 공정시에 제 1 폴리실리콘이 없는 부분 특히, ONO막이 없는 부분 액티브 영역의 실리콘 기판이 데미지를 받게되어 누설 전류를 유발하게 된다. 결국, 스탠바이 전류를 증가하게 되고, 콘택이 형성되는 드레인 액티브 쪽으로 누설 전류가 발생하게 되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 플로팅 게이트 식각 공정시 종래의 최종 형성되는 플로팅 게이트와 동일한 사이즈로 식각하고, ONO막으로 플로팅 게이트를 전면적으로 감싸도록 한 후에 로직 게이트 식각과 동일 조건하에서 EEPROM 셀의 콘트롤 게이트와 로직 게이트를 동시에 식각함으로써, 실리콘 기판에 가해지는 데미지를 방지하고 공정 단계를 축소할 수 있도록 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 셀 영역 및 로직 영역의 분리되고 소정의 하부 구조가 형성된 반도체 기판에 선택 트랜지스터의 게이트 산화막 및 EEPROM 셀의 터널 산화막을 형성하는 단계와, 상기 선택 트랜지스터 게이트 산화막과 터널 산화막이 형성된 결과물에 제 1 폴리실리콘을 증착하는 단계와, 상기 제 1 폴리실리콘을 선택적을 식각하여 선택 트랜지스터의 폴리 게이트 및 EEPROM 셀의 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트를 감싸도록 ONO막을 형성하는 단계와, 상기 로직 영역에 문턱 전압 조절 이온 주입을 실시하고 로직 게이트 산화막을 형성하는 단계와, 상기 결과물 전면에 제 2 폴리실리콘을 증착한 후 제 2 폴리실리콘을 식각하여 로직 게이트와 EEPROM 셀의 콘트롤 게이트가 동시에 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 관한 것이다.
상기 본 발명에 의한 비휘발성 메모리 소자의 제조 방법에서는, 상기 제 1 폴리실리콘 선택적 식각 공정시 채널 길이와 동일 길이의 플로팅 게이트가 형성되도록 함으로써, 후속 콘트롤 게이트 식각 공정시에 제 1 폴리실리콘을 추가 식각하지 않음으로써, 액티브 영역에 가하는 데미지를 방지할 수 있다.
상기 본 발명에 의한 비휘발성 메모리 소자의 제조 방법에서는, 상기 ONO막을 플로팅 게이트를 0.2~0.3㎛ 오버랩하여 완전히 감싸도록 하여 절연 특성을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도4a 내지 도4i는 종래 기술에 의한 비휘발성 메모리 소자의 제조 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도4a에 도시된 바와 같이 실리콘 기판(400)에 소자간 분리를 위하여 LOCOS 방식으로 필드 산화막(410)을 형성하여 로직 영역과 EEPROM 셀 영역을 분리한다. 그리고, 딥 N-웰 및 P-웰 이온 주입을 실시한다.
이어서, 도4b에 도시된 바와 같이 선택 트랜지스터의 채널 이온 주입 및 EEPROM 셀의 문턱 전압 조절을 위한 이온(420) 주입을 실시한다.
그런 다음, 도4c에 도시된 바와 같이 선택 트랜지스터의 게이트 산화막(430) 및 EEPROM 셀의 터널 산화막(430')을 형성하기 위한 듀얼 게이트 산화 공정을 진행한다. 이때, 선택 트랜지스터의 게이트 산화막(430)은 고전압에 대한 트랜지스터 마진을 고려하여 150~250Å의 두께가 되도록 산화 공정을 진행한 후에 EEPROM 셀의 터널 산화막을 형성하기 위하여 터널 산화막 형성 부위만 sheet off 시켜 재산화 공정으로 터널 산화막을 85~95Å의 두께로 형성한다.
그리고 나서, 제 1 폴리실리콘을 증착하고 선택적인 사진 및 식각 공정을 진행하여 도4d에 도시된 바와 같이 선택 트랜지스터의 폴리 게이트(440) 및 EEPROM 셀의 플로팅 게이트(440')를 형성한다. 이때, 상기 폴리 게이트(440)는 드레인 하단의 고전압을 EEPROM 셀에 전달하는 역할을 하며, 플로팅 게이트(440')는 FN 터널링 시에 전자를 주입 또는 방출하여 셀 문턱 전압을 원하는 기입/소거 상태로 만드는 역할을 하게된다.
또한, 상기 플로팅 게이트(440') 채널 길이는 기존의 SAE 식각 공정을 진행하여 최종 형성되는 스택 셀의 제 1 폴리실리콘 채널 길이와 동일하도록 한다. 즉, 종래의 제 1 폴리실리콘 식각후의 제 1 폴리실리콘 길이보다 0.2~0.0.6㎛ 작게 식각한다.
이 후, 도4e에 도시된 바와 같이 EEPROM 셀의 플로팅 게이트(440')와 후속 증착될 제 2 폴리실리콘 사이를 절연시키기 위하여 ONO막(450)을 웨이퍼 전면에 형성하고, 선택적인 사진 및 식각 공정을 진행하여 상기 플로팅 게이트(440')를 0.2~0.3㎛ 오버랩하여 완전히 감싸도록 한다.
그런 후에 도4f에 도시된 바와 같이 로직 소자 영역(B)에 문턱 전압 조절 이온 주입 공정을 진행하고, 로직 게이트 산화막(460)을 50~90Å 두께로 형성한다.
이어서, 도4g에 도시된 바와 같이 EEPROM 셀의 콘트롤 게이트 및 로직 소자의 게이트로 이용될 제 2 폴리실리콘(470)를 증착한 후 도4h에 도시된 바와 같이 로직 소자 영역(B) 및 EEPROM 셀 영역의 제 2 폴리실리콘(470)를 식각한다. 상기 제 2 폴리실리콘 식각 공정은 로직 영역 및 EEPROM 셀 영역 모두 로직 게이트 식각 방법과 동일하게 실시하여 로직 게이트(470')와 EEPROM 셀의 콘트롤 게이트(470)가 동시에 형성되도록 한다. 이때, 상기 로직 게이트(470')와 동일 두께를 갖는 EEPROM 셀 콘트롤 게이트(470)가 형성된다. 이후에 추가의 식각 공정을 진행하지 않으므로 공정 단계를 감소할 수 있을뿐만 아니라, 실리콘 기판에 데미지를 가하지 않기 때문에 누설 전류 발생을 방지할 수 있다.
그런 다음, 도4i에 도시된 바와 같이 상기 선택 트랜지스터의 폴리 게이트(440)와 EEPROM 셀의 스택 게이트(제 1 폴리실리콘/제 2 폴리실리콘) 및 로직 게이트의 측벽에 스페이서(480)를 형성한 후 선택적인 사진 및 이온 주입 공정을 진행하여 소오스/드레인 접합 영역(490)을 형성한다.
이와 같이 본원 발명에 의한 비휘발성 메모리 소자의 제조 방법에 의하면, 플로팅 게이트 식각 공정시 종래의 최종 형성되는 플로팅 게이트와 동일하게 다시 말해, 기존 플로팅 게이트 식각 공정시 보다 0.2~0.6㎛ 정도 작게 제 1 폴리실리콘을 식각하고, ONO막으로 플로팅 게이트를 전면적으로 감싸도록 한 후에 로직 게이트 식각과 동일 조건하에서 EEPROM 셀의 콘트롤 게이트와 로직 게이트를 동시에 식각함으로써, 기존의 SAE 식각 공정시 제 1 폴리실리콘 이 없는 부분의 실리콘 기판에 데미지를 가하는 문제점을 해결할 수 있으며, 사진 및 식각 공정 단계를 줄일 수 있다.
상기한 바와 같이 본 발명은 제 2 폴리실리콘을 선택적 식각 공정시에 로직 게이트 식각 조건과 동일한 조건으로 로직 게이트와 EEPROM 셀의 콘트롤 게이트를 동시에 식각 함으로써 추가의 식각 공정을 진행하지 않아 공정 단계가 감소되는 이점이 있다.
또한, EEPROM셀의 플로팅 게이트 식각시 채널 길이와 동일하도록 식각한 후 제 2 폴리실리콘 식각 공정시 제 1 폴리실리콘에 대한 식각 공정을 진행하지 않아, 실리콘 기판의 액티브 영역이 데미지를 받지 않도록 함으로써 초기 전류 및 누설 전류의 발생을 방지할 수 있는 이점이 있다.
도1은 종래 기술에 의해 형성된 EEPROM 소자 및 로직 소자를 나타낸 단면도이다.
도2는 종래 기술에 의해 형성된 EEPROM 소자 및 로직 소자를 나타낸 평면도이다.
도3a 내지 도3j는 종래 기술에 의한 비휘발성 메모리 소자의 제조 방법을 나타낸 순차적인 공정 단면도이다.
도4a 내지 도4i는 종래 기술에 의한 비휘발성 메모리 소자의 제조 방법을 나타낸 순차적인 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
400 : 실리콘 기판 410 : 필드 산화막
430 : 게이트 산화막 430': 터널 산화막
440 : 선택 트랜지스터의 폴리 게이트
440': 셀의 플로팅 게이트
450 : ONO막 460 : 로직 게이트 산화막
470 : 제 2 폴리실리콘 480 : 스페이서
490 : 소오스/드레인
Claims (4)
- 셀 영역 및 로직 영역의 분리되고 소정의 하부 구조가 형성된 반도체 기판에 선택 트랜지스터의 게이트 산화막 및 EEPROM 셀의 터널 산화막을 형성하는 단계와,상기 선택 트랜지스터 게이트 산화막과 터널 산화막이 형성된 결과물에 제 1 폴리실리콘을 증착하는 단계와,상기 제 1 폴리실리콘을 선택적을 식각하여 선택 트랜지스터의 폴리 게이트 및 EEPROM 셀의 플로팅 게이트를 형성하는 단계와,상기 플로팅 게이트를 감싸도록 ONO막을 형성하는 단계와,상기 로직 영역에 문턱 전압 조절 이온 주입을 실시하고 로직 게이트 산화막을 형성하는 단계와,상기 결과물 전면에 제 2 폴리실리콘을 증착한 후 제 2 폴리실리콘을 식각하여 로직 게이트와 EEPROM 셀의 콘트롤 게이트가 동시에 형성되도록 하는 단계를포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 제 1 폴리실리콘은 선택적 식각 공정으로 채널 길이와 동일 길이의 플로팅 게이트가 형성되도록 하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 ONO막은 플로팅 게이트를 0.2~0.3㎛ 오버랩하여 완전히 감싸도록 하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 콘트롤 게이트를 플로팅 게이트 보다 0.1~0.2㎛ 작게 식각하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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