KR100634167B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100634167B1
KR100634167B1 KR1020040008051A KR20040008051A KR100634167B1 KR 100634167 B1 KR100634167 B1 KR 100634167B1 KR 1020040008051 A KR1020040008051 A KR 1020040008051A KR 20040008051 A KR20040008051 A KR 20040008051A KR 100634167 B1 KR100634167 B1 KR 100634167B1
Authority
KR
South Korea
Prior art keywords
film
gate
insulating film
region
forming
Prior art date
Application number
KR1020040008051A
Other languages
English (en)
Other versions
KR20050079561A (ko
Inventor
김상수
김병선
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040008051A priority Critical patent/KR100634167B1/ko
Priority to US11/048,845 priority patent/US7271059B2/en
Priority to CNA2005100082178A priority patent/CN1652324A/zh
Publication of KR20050079561A publication Critical patent/KR20050079561A/ko
Application granted granted Critical
Publication of KR100634167B1 publication Critical patent/KR100634167B1/ko
Priority to US11/834,129 priority patent/US7671406B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Abstract

여기에 개시되는 반도체 소자 제조 방법은 실리사이드막 형성 방지 기능과 비휘발성 메모리의 전하보존능력 향상 기능을 동시에 갖는 보강절연막을 제공한다. 비휘발성 메모리 셀과 논리 트랜지스터를 형성 한 후, 비휘발성 메모리 셀을 덮는 보강절연막을 형성하여 비휘발성 메모리 셀의 게이트층간절연막의 기능을 보강한다. 실리사이드 형성을 위한 도전막을 형성하고 실리사이드 공정을 진행하여 논리 트랜지스터의 게이트 상부 및 그 양측의 기판에 실리사이드막을 형성한다.
비휘발성 메모리 셀, 실리사이드막

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 본 발명에 따른 반도체 소자를 개략적으로 도시하는 평면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 반도체 기판의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100a, 100b, 100c : 활성 영역 110Sa, 110Sb, 110Sc : 소오스 영역
111Da, 110Db, 110Dc : 드레인 영역 120 : 부유 게이트
130 : 게이트층간절연막 150a, 150b, 150c : 제어 게이트
200 : 기판 202 : 소자 분리 영역
204 : 게이트 절연막 206 : 부유 게이트
208 : 게이트층간절연막 212a, 212b : 게이트
212c : 제어 게이트 214a, 214b, 214c1, 214c2 : 스페이서
216 : 보강절연막 218 : 금속막
220S, 220D, 220G : 실리사이드막
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 셀은 전원 공급이 중단되어도 저장된 데이터를 간직한다. 전형적으로 비휘발성 메모리 셀은 적층 게이트 구조로 이루어진다. 즉, 비휘발성 메모리 셀은 기판 상에 차례로 적층된 게이트 절연막, 부유 게이트, 게이트층간절연막 및 제어 게이트로 이루어진 적층 게이트 및 그 양측의 소오스/드레인을 포함한다. 터널 절연막을 통해서 부유 게이트로 전하가 주입되고 그곳에 저장되어 셀의 문턱 전압의 변동을 야기한다. 이 같은 셀 문턱 전압의 변동을 이용하여 비휘발성 메모리 셀은 데이터를 저장한다.
비휘발성 메모리 소자 제조 공정은 게이트층간절연막을 형성한 후 그 상부에 제어 게이트 형성을 위한 사진 식각 공정을 포함한다. 제어 게이트 형성을 위한 사진 식각 공정시 하부의 게이트층간절연막이 식각 손상을 받아 취약해 질 수 있다. 또한 후속 공정으로 스페이서 형성 공정을 진행 할 경우에도 게이트층간절연막이 추가적인 식각 손상을 받게된다. 게이트층간절연막의 손상은 비휘발성 메모리 소자의 신뢰성을 나쁘게 한다. 왜냐하면, 셀 동작 중에 부유 게이트에 저장된 전하가 취약해진 게이트층간절연막을 통해서 빠져나가게 되면 셀 문턱 전압의 변동이 생기고 이로 인해 셀에 저장된 정보가 변경되기 때문이다.
한편, 논리 트랜지스터의 경우, 동작 속도 향상을 위해서 실리사이드 공정을 채택하고 있다. 하지만 비휘발성 메모리 셀을 위한 높은 프로그램 전압에 실리사이 드막이 견뎌내질 못하기 때문에, 비휘발성 메모리 셀에는 실리사이드막이 형성되지 않는 것이 바람직하다.
이에 본 발명은 상술한 바와 같은 상황을 고려하여 제안되었으며, 본 발명이 이루고자하는 기술적 과제는 신뢰성 있으면서 실리사이드막을 구비하지 않는 비휘발성 메모리 셀을 포함하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 특징에 따른 반도체 소자 제조 방법은 논리 트랜지스터가 형성되는 제1영역 및 비휘발성 메모리 셀이 형성되는 제2영역을 포함하는 기판을 준비하고, 논리 트랜지스터 및 비휘발성 메모리 셀을 대응하는 상기 제1영역 및 제2영역에 형성하고, 상기 제2영역을 덮으며 상기 비휘발성 메모리 셀의 전하보존능력을 보강하는 보강절연막을 형성하고, 상기 제1영역에 선택적으로 실리사이드막을 형성하는 것을 포함한다.
상기 본 발명의 일 특징에 따른 반도체 소자 제조 방법에 있어서, 상기 보강절연막은 산화막을 포함하거나, 실리콘산화질화막을 포함한다. 바람직하게는 상기 보강절연막은 산화막 및 질화막을 포함하는 다층절연막으로 형성된다. 예컨대, 상기 보강절연막은 순차적으로 적층된 산화막-실리콘산화질화막-실리콘질화막, 산화막-실리콘산화질화막-산화막, 산화막-실리콘질화막-실리콘산화질화막-실리콘질화막, 또는 산화막-실리콘질화막-산화막 중 어느 하나로 형성될 수 있다.
상기 일 특징에 따른 반도체 소자 제조 방법에 있어서, 상기 논리 트랜지스 터 및 비휘발성 메모리 셀을 대응하는 상기 제1영역 및 상기 제2영역에 형성하는 것은, 상기 각 영역 상에 제1게이트 절연막 및 제2게이트 절연막을 형성하고, 상기 제2게이트 절연막 상에 제1게이트 패턴 및 게이트층간절연막 패턴을 형성하고, 상기 제1게이트 절연막 및 상기 게이트층간절연막 상에 제2게이트 패턴을 각각 형성하는 것을 포함하여 이루어진다. 이때, 상기 실리사이드막은 상기 제1영역의 상기 제1게이트 패턴 양측의 기판 및 상기 제1영역의 상기 제1게이트 패턴 상에 형성되고, 상기 보강절연막은 상기 제2영역의 게이트 패턴 및 기판을 덮어 상기 제2영역에서 실리사이드막이 형성되는 것을 방지하는 동시에 상기 제2영역의 상기 비휘발성 메모리 셀의 상기 게이트층간절연막의 기능을 보강한다.
상기 일 특징에 따른 반도체 소자 제조 방법에 있어서, 상기 제1영역에 선택적으로 실리사이드막을 형성하는 것은, 실리사이드막 형성을 위한 금속막을 기판 전면에 형성한 후 실리사이드 열처리 공정을 진행하는 것에 의해 이루어진다. 상기 보강절연막이 상기 제2영역을 덮고 있기 때문에, 상기 비휘발성 메모리 셀이 형성되는 상기 제2영역에는 실리사이드막이 형성되지 않는다. 반면, 상기 논리 트랜지스터가 형성되는 상기 제1영역에서는 그곳에 형성된 논리 트랜지스터를 구성하는 게이트 및 그 양측에 노출된 기판을 구성하는 실리콘과 금속막이 반응을 하여 실리사이드막이 형성된다.
이 같은 본 발명의 일 특징에 따른 반도체 제조 방법에 따르면, 보강절연막이 실리사이드 방지 기능과 비휘발성 메모리 셀의 전하보존능력을 보강하는 기능을 동시에 제공한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 특징에 따른 반도체 소자 제조 방법은 논리 트랜지스터가 형성되는 제1영역, 메모리 셀이 형성되는 제2영역 및 입출력 트랜지스터가 형성되는 제3영역을 포함하는 기판을 준비하고, 상기 각 영역 상에 제1게이트 절연막, 제2게이트 절연막 및 제3게이트 절연막을 형성하고, 상기 제2게이트 절연막 상에 제1게이트 패턴 및 게이트층간절연막 패턴을 형성하고, 상기 제1게이트 절연막, 상기 게이트층간절연막 및 상기 제3게이트 절연막 상에 제2게이트 패턴을 각각 형성하고, 상기 제2영역 및 상기 제3영역을 덮으며 상기 비휘발성 메모리 셀의 상기 게이트층간절연막의 기능을 보강하기 위한 보강절연막을 형성하고, 상기 제1영역의 상기 제1게이트 패턴 및 상기 제1영역의 상기 제1게이트 패턴 양측의 기판에 선택적으로 실리사이드막을 형성하는 것을 포함한다.
상기 본 발명의 다른 특징에 따른 반도체 소자 제조 방법에 있어서, 상기 보강절연막은 순차적으로 적층된 산화막-실리콘산화질화막-실리콘질화막, 산화막-실리콘산화질화막-산화막, 산화막-실리콘질화막-실리콘산화질화막-실리콘질화막, 또는 산화막-실리콘질화막-산화막 중 어느 하나로 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 특징에 따른 반도체 소자는 게이트 절연막을 개재하여 기판 상에 형성된 제1게이트 패턴, 상기 제1게이트 패턴 상에 형성된 게이트층간절연막, 상기 게이트층간절연막 상에 형성된 제2게이트 패턴, 상기 기판 전면에 형성된 상기 게이트층간절연막의 기능을 보강하기 위한 보강절연막을 포함한다.
상기 반도체 소자에 있어서, 상기 보강절연막은 순차적으로 적층된 산화막- 실리콘산화질화막-실리콘질화막, 산화막-실리콘산화질화막-산화막, 산화막-실리콘질화막-실리콘산화질화막-실리콘질화막, 또는 산화막-실리콘질화막-산화막 중 어느 하나로 형성될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히 본 발명은 논리 트랜지스터 및 비휘발성 메모리 셀이 동시에 하나의 칩에 형성되는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 고속 동작을 위해서 논리 트랜지스터에는 실리사이드막이 형성되고 비휘발성 메모리 셀에는 실리사이드막이 형성되지 않는다. 또한 비휘발성 메모리 셀은 전하보유능력을 강화시키는 보강절연막을 가져 높은 전하보유능력(charge retention)을 가진다. 이와 같은 본 발명은 또한 입출력 트랜지스터를 더 포함할 수 있으며, 이 경우, 정전기 방전특성(ESD:electrostatic discharge)을 고려해서 입출력 트랜지스터에는 실리사이드막을 형성하지 않는다.
이하에서는 일 실시예로서, 논리 트랜지스터, 입출력 트랜지스터 및 비휘발성 메모리 셀이 동시에 하나의 칩에 형성되는 반도체 소자 제조 방법에 대하여 설명을 하기로 한다.
도 1은 본 발명에 따른 논리 트랜지스터(180a), 입출력 트랜지스터(180b) 및 비휘발성 메모리셀(180c)을 개략적으로 도시하는 평면도이다. 도 1에서 'a'는 상기 논리 트랜지스터가 형성되는 논리 트랜지스터 형성 영역을, 'b'는 상기 입출력 트랜지스터가 형성되는 입출력 트랜지스터 형성 영역을, 'c'는 상기 비휘발성 메모리 셀이 형성되는 메모리 셀 형성 영역을 가리킨다.
또한 도 1에서, 참조번호 100a ~ 100c는 활성영역을, 참조번호 120은 비휘발성 메모리 셀을 구성하는 부유 게이트(floating gate)를, 참조번호 130은 비휘발성 메모리 셀을 구성하는 게이트간층간절연막(intergate insulating layer)을, 참조번호 150c는 비휘발성 메모리 셀을 구성하는 제어 게이트(control gate)를, 참조번호 150a 및 150b는 각각 논리 트랜지스터 및 입출력 트랜지스터를 구성하는 게이트, 참조번호 110Sa ~ 110Sc), 111Da ~ 1100Dc)는 게이트(150a, 150b) 또는 부유 게이트(120) 양측의 기판(활성 영역)에 형성된 소오스/드레인 영역을 가리킨다. 비록 도면에는 나타나지 않았지만, 게이트(150a, 150b) 또는 부유 게이트(120) 및 기판 사이에는 게이트 절연막이 위치한다.
논리 트랜지스터(180a)는 소오스/드레인 영역(110Sa/110Da) 및 게이트(150a) 상에 실리사이드막(170S/170D, 170G)을 구비한다. 비휘발성 메모리 셀(180c)의 제어 게이트(150c)는 부유 게이트(120)보다 더 작다. 결합 비율(coupling ratio)을 높이고, 사진식각 공정의 여유도(margin)를 높이기 위함이다. 또한 제어 게이트(150c)와 부유 게이트(120)가 중첩하는 영역은 활성영역 밖에 위치한다. 비록 도시되지는 않았지만, 비휘발성 메모리 셀(180c)은 게이트층간절연막(130)의 전하보유능력을 강화시키는 보강절연막을 포함한다. 보강절연막은 적어도 제어 게이트(150c)에 의해 노출된 게이트층간절연막 상에 형성된다.
이하 도 2 내지 도 7을 참조하여 도 1에 도시된 반도체 소자를 제조하는 방법에 대하여 설명을 하기로 한다. 도 2 내지 도 7은 도 1의 단면도로서, 도 1의 I-I' 선, II-II' 선, 및 III-III' 선을 따라 절취했을 때의 단면에 대응한다.
먼저 도 2를 참조하여, 논리 트랜지스터 형성 영역(a), 입출력 트랜지스터 형성 영역(b), 비휘발성 메모리 셀 형성 영역(c)을 구비한 기판(200)을 준비한다. 통상적인 공정에 따라 소자 분리 공정을 진행하여 소자분리막(202)을 형성한다. 소자분리막(202)에 의해 둘러싸여 한정된 부분이 활성영역이 된다. 이어서, 통상적인 방법에 따라 활성영역의 기판 상에 게이트 절연막(204a ~ 204c)을 형성한다. 게이트 절연막(204a ~ 204c)는 요구되는 소자 특성에 적합하도록 적절한 두께로 형성된다. 계속해서 도 2를 참조하여, 메모리 셀 형성 영역(c)의 게이트 절연막(204c) 상에 차례로 부유 게이트(206) 및 게이트층간절연막(208)을 형성한다. 구체적으로 기판 전면에 게이트막, 예컨대, 폴리 실리콘을 형성한 후, 게이트층간절연막, 예컨대, 산화막-질화막-산화막(ONO)이 적층된 다층막을 형성한다. 이어서 사진 식각 공정을 진행하여 게이트층간절연막 및 게이트막을 패터닝하여 메모리 셀 형성 영역(c)에 게이트(206) 및 게이트층간절연막(208)을 형성한다. 후속 공정으로 불순물 이온 주입 공정을 진행하여 부유 게이트(206) 양측의 기판에 불순물 확산영역, 예컨대, 소오스/드레인 영역을 형성한다.
다음 도 3을 참조하여, 기판 전면에 제2게이트막(210)을 형성한다. 제2게이트막은 예컨대 폴리실리콘으로 형성된다.
다음 도 4를 참조하여, 사진 식각 공정을 진행하여 논리 트랜지스터 형성 영역(a)에는 논리 게이트(212a), 입출력 트랜지스터 형성 영역(b)에는 입출력 게이트(212b) 및 메모리 셀 형성 영역(c)에는 제어 게이트(212c)를 형성한다. 이때, 제어 게이트(212c)의 크기는 부유 게이트(206)의 크기보다 더 작다. 이어서 이온주입 공정을 진행하여 논리 트랜지스터 형성 영역(a) 및 입출력 트랜지스터 형성 영역(b)의 게이트 양측에 불순물 확산 영역을 형성한다. 이때, 메모리 셀 영역(c)은 마스크에 의해 덮여져 있다.
계속해서, 기판 전면에 스페이서 절연막을 형성한 후 전면 재식각 공정(etch-back)을 진행하여 게이트 측벽에 스페이서(214a, 214b)를 그리고 부유 게이트 및 제어 게이트 측벽에 스페이서(214c1, 214c2)를 형성한다.
측벽 스페이서는 예컨대, 질화막으로 형성될 수 있다. 또는 산화막으로 형성될 수 도 있다. 게이트층간절연막을 구성하는 상부 산화막이 식각 되더라도 후술하는 바와 같이 보강절연막이 보상을 하게 된다.
다음 도 5를 참조하여, 입출력 트랜지스터 형성 영역(b) 및 메모리 셀 형성 영역(c) 상에 보강절연막(216)을 형성한다. 보강절연막(216)은 산화막 또는 질화막 을 포함하는 절연막으로 형성된다. 예컨대, 보강절연막은 산화막(216a), 산화질화막(216b), 질화막(216c)이 차례로 적층된 다층막으로 형성될 수 있다. 또는 산화막-실리콘질화막-실리콘산화질화막-실리콘질화막, 산화막-실리콘질화막-산화막이 차례로 적층된 다층막으로 형성될 수 있다. 보강절연막(214)이 다층으로 형성될 경우, 그것의 최하층은 산화막으로 형성되는 것이 바람직하다.
구체적으로 기판 전면에 보강절연막을 형성한 후 사진 식각 공정을 진행하여 논리 트랜지스터 형성 영역(a)의 보강절연막을 제거하고 입출력 트랜지스터 형성 영역(b) 및 메모리 셀 형성 영역(c) 상에 잔존하도록 한다.
다음 도 6을 참조하여, 기판 전면에 금속막(218)을 형성한다. 금속막(218)은 실리콘과 반응하여 저저항의 물질인 실리사이드막을 형성할 수 있는 금속물질이다. 예컨대, 금속막(216)은 코발트, 니켈, 티타늄 등의 고융점 금속을 포함한다. 입출력 트랜지스터 형성 영역(b) 및 메모리 셀 형성 영역(c)은 보강절연막(216)으로 덮여있어 그곳에서 금속막(218)이 기판 및 게이트와 직접 접촉하지 않는다.
계속해서 도 7을 참조하여 실리사이드 열처리 공정을 진행하여 논리 트랜지스터 형성 영역(a)에 실리사이드막(220S, 220D, 220G)을 형성한다. 즉, 불순물 확산 영역 및 게이트 상에 실리사이드막이 선택적으로 형성된다. 후속 공정으로, 미반응 금속막을 제거한다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 전술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
이상에서 설명한 본 발명에 따르면, 메모리 셀의 전하보존능력을 강화하는 보강절연막이 실리사이드 방지 기능도 아울러 제공한다. 따라서, 단순한 공정으로 신뢰성이 향상된 메모리 셀을 제공하는 한편, 실리사이드막을 선택적으로 논리 트랜지스터에만 형성할 수 있다.

Claims (21)

  1. 삭제
  2. 논리 트랜지스터가 형성되는 제1영역 및 비휘발성 메모리 셀이 형성되는 제2영역을 포함하는 기판을 준비하고;
    논리 트랜지스터 및 비휘발성 메모리 셀을 대응하는 상기 제1영역 및 제2영역에 형성하고;
    상기 제2영역을 덮으며 상기 비휘발성 메모리 셀의 전하보존능력을 보강하는 보강절연막을 형성하고; 그리고,
    상기 제1영역에 선택적으로 실리사이드막을 형성하는 것을 포함하며,
    상기 논리 트랜지스터 및 비휘발성 메모리 셀을 대응하는 상기 제1영역 및 상기 제2영역에 형성하는 것은:
    상기 각 영역 상에 제1게이트 절연막 및 제2게이트 절연막을 형성하고;
    상기 제2게이트 절연막 상에 제1게이트 패턴 및 게이트층간절연막 패턴을 형성하고; 그리고
    상기 제1게이트 절연막 및 상기 게이트층간절연막 상에 제2게이트 패턴을 각각 형성하는 것을 포함하여 이루어지고,
    상기 실리사이드막은 상기 제1영역의 상기 제1게이트 패턴 양측의 기판 및 상기 제1영역의 상기 제1게이트 패턴 상에 형성되며,
    상기 제2영역의 제2게이트 패턴은 상기 제2영역의 제1게이트 패턴보다 작게 형성되어 상기 제1게이트 패턴상의 게이트층간절연막이 노출되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 보강절연막은 실리콘산화질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 보강절연막은 산화막 및 질화막을 포함하는 다층절연막을 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 2 항에 있어서,
    상기 보강절연막은 순차적으로 적층된 산화막-실리콘산화질화막-실리콘질화막, 산화막-실리콘산화질화막-산화막, 산화막-실리콘질화막-실리콘산화질화막-실리콘질화막, 또는 산화막-실리콘질화막-산화막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 2 항에 있어서,
    상기 보강절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 2 항에 있어서,
    상기 보강절연막은 상기 제2영역의 게이트 패턴 및 기판을 덮어 상기 제2영역에서 실리사이드막이 형성되는 것을 방지하는 동시에 상기 제2영역의 상기 비휘발성 메모리 셀의 상기 게이트층간절연막의 기능을 보강하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 2 항에 있어서,
    상기 기판은 입출력 트랜지스터가 형성되는 제3영역을 더 포함하고,
    상기 논리 트랜지스터 및 비휘발성 메모리 셀을 대응하는 상기 제1영역 및 제2영역에 형성하는 것은 입출력 트랜지스터를 상기 제3영역에 형성하는 것을 더 포함하고,
    상기 보강절연막은 상기 제3영역도 덮는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 논리 트랜지스터, 입출력 트랜지스터 및 비휘발성 메모리 셀을 대응하는 상기 제1영역, 제2영역 및 제3영역에 형성하는 것은:
    상기 각 영역 상에 제1게이트 절연막, 제2게이트 절연막 및 제3게이트 절연막을 형성하고;
    상기 제3게이트 절연막 상에 제1게이트 패턴 및 게이트층간절연막 패턴을 형성하고;
    상기 제1게이트 절연막, 상기 제2게이트 절연막 및 상기 게이트층간절연막 상에 제2게이트 패턴을 각각 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 보강절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 보강절연막은 실리콘산화질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 보강절연막은 산화막 및 질화막을 포함하는 다층절연막을 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 8항 또는 제 9 항에 있어서,
    상기 보강절연막은 순차적으로 적층된 산화막-실리콘산화질화막-실리콘질화 막, 산화막-실리콘산화질화막-산화막, 산화막-실리콘질화막-실리콘산화질화막-실리콘질화막, 또는 산화막-실리콘질화막-산화막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제 8 항 또는 제 9 항에 있어서,
    상기 보강절연막은 상기 제2영역 및 상기 제3영역의 기판 및 게이트 패턴을 덮어 그곳에서 실리사이드막이 형성되는 것을 방지하는 동시에 제3영역의 상기 비휘발성 메모리 셀의 상기 게이트층간절연막의 기능을 보강하는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 논리 트랜지스터가 형성되는 제1영역, 비휘발성 메모리 셀이 형성되는 제2영역 및 입출력 트랜지스터가 형성되는 제3영역을 포함하는 기판을 준비하고;
    상기 각 영역 상에 제1게이트 절연막, 제2게이트 절연막 및 제3게이트 절연막을 형성하고;
    상기 제2게이트 절연막 상에 제1게이트 패턴 및 게이트층간절연막 패턴을 형성하고;
    상기 제1게이트 절연막, 상기 게이트층간절연막 패턴 및 상기 제3게이트 절연막 상에 제2게이트 패턴을 각각 형성하고;
    상기 제2영역 및 상기 제3영역을 덮으며 상기 비휘발성 메모리 셀의 상기 게이트층간절연막의 기능을 보강하기 위한 보강절연막을 형성하고; 그리고,
    상기 제1영역의 상기 제1게이트 패턴 및 상기 제1영역의 상기 제1게이트 패턴 양측의 기판에 선택적으로 실리사이드막을 형성하는 것을 포함하며,
    상기 제2영역의 제2게이트 패턴은 상기 제2 영역의 제1게이트 패턴보다 작게 형성되어 상기 제2영역의 제1게이트 패턴상의 게이트층간절연막 패턴이 노출되는 반도체 소자 제조 방법.
  16. 제 15 항에 있어서,
    상기 보강절연막은 순차적으로 적층된 산화막-실리콘산화질화막-실리콘질화막, 산화막-실리콘산화질화막-산화막, 산화막-실리콘질화막-실리콘산화질화막-실리콘질화막, 또는 산화막-실리콘질화막-산화막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제 15 항에 있어서,
    상기 제2게이트 패턴을 형성한 후, 상기 보강절연막을 형성하기 전에 상기 제2게이트 패턴들 및 상기 제1게이트 패턴 측벽에 절연막 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 스페이서는 질화막 또는 산화막으로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 게이트 절연막을 개재하여 기판 상에 형성된 제1게이트 패턴;
    상기 제1게이트 패턴 상에 형성된 게이트층간절연막;
    상기 게이트층간절연막 상에 형성된 제2게이트 패턴; 그리고,
    적어도 상기 제2게이트 패턴에 의해 노출된 게이트층간절연막 상에 형성된 상기 게이트층간절연막의 기능을 보강하기 위한 보강절연막을 포함하며,
    상기 제2게이트 패턴은 상기 제1게이트 패턴보다 작아 상기 제1게이트 패턴상의 게이트층간절연막을 노출하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 보강절연막은 순차적으로 적층된 산화막-실리콘산화질화막-실리콘질화막, 산화막-실리콘산화질화막-산화막, 산화막-실리콘질화막-실리콘산화질화막-실리콘질화막, 또는 산화막-실리콘질화막-산화막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자.
  21. 제 19 항에 있어서,
    상기 제2게이트 패턴은 상기 제1게이트 패턴보다 더 작으며, 이들이 중첩하는 영역은 상기 기판의 활성영역 밖에 위치하는 것을 특징으로 하는 반도체 소자.
KR1020040008051A 2004-02-06 2004-02-06 반도체 소자 및 그 제조 방법 KR100634167B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040008051A KR100634167B1 (ko) 2004-02-06 2004-02-06 반도체 소자 및 그 제조 방법
US11/048,845 US7271059B2 (en) 2004-02-06 2005-02-03 Semiconductor device and method of fabricating the same
CNA2005100082178A CN1652324A (zh) 2004-02-06 2005-02-06 半导体器件及其制造方法
US11/834,129 US7671406B2 (en) 2004-02-06 2007-08-06 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040008051A KR100634167B1 (ko) 2004-02-06 2004-02-06 반도체 소자 및 그 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020060060991A Division KR100634460B1 (ko) 2006-06-30 2006-06-30 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050079561A KR20050079561A (ko) 2005-08-10
KR100634167B1 true KR100634167B1 (ko) 2006-10-16

Family

ID=34825107

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040008051A KR100634167B1 (ko) 2004-02-06 2004-02-06 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (2) US7271059B2 (ko)
KR (1) KR100634167B1 (ko)
CN (1) CN1652324A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311992A (ja) * 1999-04-26 2000-11-07 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
TW200826300A (en) * 2004-04-14 2008-06-16 Renesas Tech Corp Semiconductor device and manufacturing method thereof
KR100713315B1 (ko) * 2005-12-28 2007-05-04 동부일렉트로닉스 주식회사 반도체 소자 제조 공정 시 논-살리사이드 형성 방법
US20070170489A1 (en) * 2006-01-26 2007-07-26 Fang Gang-Feng Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process
KR100739653B1 (ko) * 2006-05-13 2007-07-13 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법
TWI538024B (zh) * 2014-01-09 2016-06-11 旺宏電子股份有限公司 半導體元件及其製造方法
CN105514026A (zh) * 2014-10-15 2016-04-20 旺宏电子股份有限公司 半导体元件及其制造方法
CN109687864A (zh) * 2017-10-19 2019-04-26 成都海存艾匹科技有限公司 含有可编程计算单元的可编程门阵列
KR20220047431A (ko) 2020-10-08 2022-04-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153144A (en) 1988-05-10 1992-10-06 Hitachi, Ltd. Method of making tunnel EEPROM
US6097059A (en) 1996-12-27 2000-08-01 Sanyo Electric Co., Ltd. Transistor, transistor array, method for manufacturing transistor array, and nonvolatile semiconductor memory
EP0934603A1 (en) 1997-05-09 1999-08-11 Atmel Corporation Floating gate memory cell with charge leakage prevention
US5998252A (en) * 1997-12-29 1999-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of salicide and sac (self-aligned contact) integration
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology
US6074915A (en) 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
DE69841040D1 (de) * 1998-12-22 2009-09-17 St Microelectronics Srl Herstellungsverfahren von EEPROM mit Peripherie
JP3594550B2 (ja) * 2000-11-27 2004-12-02 シャープ株式会社 半導体装置の製造方法
KR20030063943A (ko) 2002-01-24 2003-07-31 주식회사 하이닉스반도체 플랫 셀 구조의 복합 메모리 장치의 제조방법
TW536790B (en) * 2002-06-12 2003-06-11 Powerchip Semiconductor Corp A manufacturing method of flash memory
US7015089B2 (en) * 2002-11-07 2006-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve etching of resist protective oxide (RPO) to prevent photo-resist peeling
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
KR100518577B1 (ko) * 2003-05-26 2005-10-04 삼성전자주식회사 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법
KR20050065143A (ko) * 2003-12-24 2005-06-29 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조 방법

Also Published As

Publication number Publication date
US7271059B2 (en) 2007-09-18
US7671406B2 (en) 2010-03-02
KR20050079561A (ko) 2005-08-10
US20080035986A1 (en) 2008-02-14
CN1652324A (zh) 2005-08-10
US20050173753A1 (en) 2005-08-11

Similar Documents

Publication Publication Date Title
US7371639B2 (en) Nonvolatile memory device and method for fabricating the same
US20070108498A1 (en) Non-volatile memory devices having floating gates and related methods of forming the same
US7671406B2 (en) Semiconductor device and method of fabricating the same
US8325516B2 (en) Semiconductor device with split gate memory cell and fabrication method thereof
US7061040B2 (en) Memory device
US6713332B2 (en) Non-volatile memory device with enlarged trapping layer
KR20030001088A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR101022666B1 (ko) 메모리 소자 및 그 제조 방법
JP4851693B2 (ja) 高電圧トランジスタおよびその製造方法
KR20040023294A (ko) 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법
US20050105332A1 (en) Memory device and fabrication method thereof
US7041555B2 (en) Method for manufacturing flash memory device
KR100952718B1 (ko) 반도체 장치 및 그의 제조 방법
US7948022B2 (en) Flash memory device and method for manufacturing the same
US6642111B1 (en) Memory device structure and method of fabricating the same
KR100634460B1 (ko) 반도체 소자 및 그 제조 방법
US7566930B2 (en) Nonvolatile memory device and method for fabricating the same
US6458659B1 (en) Method of fabricating non-volatile memory devices integrated in a semiconductor substrate and organized into memory matrices
US7060561B2 (en) Method for fabricating memory device
US8723245B2 (en) Nonvolatile memory device
KR100536799B1 (ko) 반도체 소자 및 그 제조 방법
KR100262002B1 (ko) 플래쉬 메모리 제조방법
KR100568856B1 (ko) 비휘발성 반도체 메모리소자 제조방법
KR100593154B1 (ko) 비휘발성 메모리 소자의 셀 및 그 제조 방법
KR20070104072A (ko) 금속 게이트 전극을 포함하는 반도체 장치의 형성 방법 및이에 의해 형성된 비휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 14