KR20040023294A - 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법 - Google Patents
측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20040023294A KR20040023294A KR1020020055002A KR20020055002A KR20040023294A KR 20040023294 A KR20040023294 A KR 20040023294A KR 1020020055002 A KR1020020055002 A KR 1020020055002A KR 20020055002 A KR20020055002 A KR 20020055002A KR 20040023294 A KR20040023294 A KR 20040023294A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate
- film
- forming
- vertical structure
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 59
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 29
- 239000010703 silicon Substances 0.000 title claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 24
- 230000005641 tunneling Effects 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 3
- 150000002500 ions Chemical class 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 3
- 238000005121 nitriding Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 5
- 230000000903 blocking effect Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명의 불휘발성 메모리 소자의 제조 방법은, 실리콘 기판의 제1 표면 위에 터널링층 패턴, 전하 트랩층 패턴 및 차폐층 패턴이 순차적으로 적층된 수직 구조물을 형성하는 단계와, 수직 구조물에 의해 노출된 실리콘 기판의 제2 표면 위에 게이트 절연막을 형성하는 단계와, 게이트 절연막의 일부 표면 위에서 수직 구조물의 상부 측면과 접촉되면서 수직 구조물의 상부 표면으로부터 돌출된 게이트 스페이서를 형성하는 단계와, 수직 구조물, 게이트 스페이서 및 게이트 절연막의 노출 표면 위에 게이트 형성용 도전막을 적층하는 단계와, 게이트 형성용 도전막을 전면 식각하여 수직 구조물의 일부 표면과 게이트 절연막의 일부 표면을 노출시키는 게이트 전극을 형성하는 단계와, 게이트 전극을 식각 마스크로 한 식각 공정을 수행하여 컨트롤 게이트 전극에 의해 노출된 수직 구조물을 제거하는 단계, 및 컨트롤 게이트 전극에 의해 노출된 실리콘 기판에 불순물 이온을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
Description
본 발명은 불휘발성 메모리 소자의 제조 방법에 관한 것으로서, 특히 측벽 게이트와 SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) 셀 구조를 갖는 불휘발성 메모리 셀의 제조 방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로, 휘발성(volatile)과 불휘발성(non-volatile) 메모리 소자로 구별될 수 있다. 휘발성메모리 소자들은 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리 소자들이 폭넓게 사용된다.
일반적으로 불휘발성 메모리 소자의 셀 트랜지스터들은 적층된 게이트(stacked gate) 구조를 갖는다. 적층된 게이트 구조는, 셀 트랜지스터의 채널 영역 위에서 순차적으로 적층되는 게이트 절연막, 플로팅 게이트 전극, 게이트간 절연막 및 컨트롤 게이트 전극을 포함한다. 경우에 따라서 불휘발성 메모리 소자는, 내부에 채널 영역이 형성되는 실리콘막, 터널링(tunneling)층을 형성하는 산화막, 전하 트랩(charge trapping)층으로 사용되는 질화막, 차폐(blocking)층으로 사용되는 산화막 및 컨트롤 게이트 전극으로 사용되는 실리콘막을 포함하는 구조로 이루어질 수 있다. 때때로 이와 같은 막들은 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 셀 구조로서 함축적으로 언급된다.
도 1은 일반적인 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 도면이다.
도 1을 참조하면, 상부 표면 영역에 상호 일정 간격 이격되도록 배치된 소스 영역(104) 및 드레인 영역(106)을 갖는 실리콘 기판(102) 위에 ONO막(110)이 형성된다. 상기 ONO막(110)은, 터널링층으로서의 제1 실리콘 산화막(112), 전하 트랩층으로서의 실리콘 질화막(114)을 및 차폐층으로서의 제2실리콘 산화막이 순차적으로 적층된 구조를 갖는다. ONO막(110) 위에는 컨트롤 게이트 전극으로 사용되는 폴리실리콘막(120)이 형성된다.
이와 같은 불휘발성 메모리 소자에 쓰거나 프로그램 동작을 수행하기 위해서, 컨트롤 게이트 전극(120) 및 드레인 영역(106)에는 양의 바이어스를 인가하고, 소스 영역(104)은 접지시킨다. 컨트롤 게이트 전극(120) 및 드레인 영역(106)에 인가된 전압들은 소스 영역(104)으로부터 드레인 영역(106)에 이르는 채널 영역의 길이를 따라 수직적이고 수평적인 전계를 만들어낸다. 이 전계에 의해 전자들은 소스(104)로부터 밀려서 드레인 영역(106)을 향해 가속되기 시작한다. 전자들은 채널 길이를 따라 이동하면서 에너지를 얻으며, 몇몇 전자들은, 터널링층(112)의 포텐셜 장벽을 뛰어넘어서 전하 트랩층(114)으로 들어가기에 충분한 에너지를 얻는 "열적(hot)" 상태가 된다. 이와 같은 현상이 발생할 확률은 드레인 영역(106) 근처의 채널 영역에서 가장 큰데, 이는 드레인 영역(106) 근처의 채널 영역은 전자들이 가장 큰 에너지를 얻는 곳이기 때문이다. 열 전자들이 절연성 물질로 이루어진 전하 트랩층(114)으로 주입되기만 하면, 열 전자들은 전하 트랩층(114)에 트랩되어 그 안에 저장되고, 메모리 셀의 문턱 전압은 높아진다.
상기 불휘발성 메모리 소자를 소거하기 위해서는, 메모리 셀을 프로그램시키거나 읽을 때 사용된 전압과는 다른 전압들이 사용된다. 예를 들면, 드레인 영역(106)에 양의 바이어스를 인가하고, 컨트롤 게이트 전극(120)에는 음의 바이어스를 인가한다. 그리고 소스 영역(104)은 플로팅 상태로 만든다. 그러면, 이전에실리콘 질화막(114)에 저장된 전자들이 드레인(106)을 향하여 이동되거나, 드레인 영역(106) 내의 홀들이 실리콘 질화막(114)으로 주입된다. 결국 실리콘 질화막(114)에 이전에 저장되었던 전자들이 제거되거나 또는 주입된 홀들에 의해 중성화되고, 그에 따라 메모리 셀은 소거된다.
최근 열 전자들이 실리콘 질화막(114) 내에서도 특히 드레인 영역(106) 근처의 실리콘 질화막(114)에 국한되어 트랩되는 현상을 이용하여, 드레인 영역(106)에 가까운 부분에만 ONO막(110)을 형성하고, 그 결과 ONO막의 측벽에까지 컨트롤 게이트 전극으로서의 폴리실리콘막이 덮이는 측벽 게이트(sidewall gate)를 채택한 구조가 제안되고 있다.
도 2는 이와 같이 측벽 게이트와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 도면이다. 도 2에서 도 1과 동일한 참조 부호는 동일한 영역 또는 층을 나타내며, 그 경우 설명이 생략될 수도 있다.
도 2를 참조하면, 제1 실리콘 산화막(212), 실리콘 질화막(214) 및 제2 실리콘 산화막(214)이 순차적으로 적층된 ONO막(210)이 드레인 영역(106) 근처의 실리콘 기판(102) 위에 형성된다. 그리고 ONO막(210)이 형성되지 않는 실리콘 기판(102) 위에는 게이트 절연막으로서의 제3 실리콘 산화막(230)이 형성된다. ONO막(210) 및 제3 실리콘 산화막(230) 위에는 컨트롤 게이트 전극으로서의 폴리실리콘막(220)이 형성된다. ONO막(210)의 두께가 제3 실리콘 산화막(230)의 두께보다 더 크므로, 폴리실리콘막(220)은 ONO막(210)의 일부 측벽상에도 접촉되며, 이에 따라 상기 폴리실리콘막(220)을 측벽 게이트라 언급한다.
이와 같이 즉벽 게이트 및 SONOS 셀 구조를 갖는 불휘발성 메모리 소자는 여러 가지 장점들을 갖고 있다는 것은 잘 알려져 있다. 예컨대 제3 실리콘 산화막(230)의 두께를 조절함으로써 소자의 전기적인 특성을 향상시킬 수 있으며, ONO막(210)을 드레인 영역(106) 근처의 실리콘 기판(102) 상에 형성함으로써 소자의 집적도도 또한 향상시킬 수 있다. 그러나 이와 같은 측벽 게이트 및 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 제조하기 위해서는 포토리소그라피 공정의 한계 내에서 공정이 이루어져야 한다. 즉 상기 ONO막(210)을 적층한 후에 패터닝을 위한 식각 마스크 형성을 위해서는 포토리소그라피 방법을 사용하여야 하는데, 소자의 집적도가 크게 증가하는 경우, 포토리소그라피의 한계에 의해 미스얼라인(misalign)이 발생할 수 있으며, 이에 따라 소자의 고 집적도 달성에 제한을 가한다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 포토리소그라피의 한계에 제한받지 않는 측벽 게이트와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 제조하는 방법을 제공하는 것이다.
도 1은 일반적인 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 도면이다.
도 2는 측벽 게이트와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 도면이다.
도 3 내지 도 9는 본 발명에 따른 측벽 게이트와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리 소자의 제조 방법은, 실리콘 기판의 제1 표면 위에 터널링층 패턴, 전하 트랩층 패턴 및 차폐층 패턴이 순차적으로 적층된 수직 구조물을 형성하는 단계; 상기 수직 구조물에 의해 노출된 실리콘 기판의 제2 표면 위에 게이트 절연막을 형성하는 단계;상기 게이트 절연막의 일부 표면 위에서 상기 수직 구조물의 상부 측면과 접촉되면서 상기 수직 구조물의 상부 표면으로부터 돌출된 게이트 스페이서를 형성하는 단계; 상기 수직 구조물, 게이트 스페이서 및 게이트 절연막의 노출 표면 위에 게이트 형성용 도전막을 적층하는 단계; 상기 게이트 형성용 도전막을 전면 식각하여 상기 수직 구조물의 일부 표면과 상기 게이트 절연막의 일부 표면을 노출시키는 게이트 전극을 형성하는 단계; 상기 게이트 전극을 식각 마스크로 한 식각 공정을 수행하여 상기 컨트롤 게이트 전극에 의해 노출된 수직 구조물을 제거하는 단계; 및 상기 컨트롤 게이트 전극에 의해 노출된 실리콘 기판에 불순물 이온을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 수직 구조물을 형성하는 단계는, 상기 실리콘 기판 위에 터널링층, 전하 트랩층 및 차폐층을 순차적으로 적층하는 단계와, 상기 차폐층 위에 상기 차폐층의 일부 표면을 노출시키는 마스크막 패턴을 형성하는 단계, 및 상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 차폐층, 전하 트랩층 및 터널링층을 순차적으로 제거하여 상기 실리콘 기판의 제2 표면을 노출시키는 수직 구조물을 형성하는 단계를 포함하는 것이 바람직하다.
이 경우, 상기 터널링층, 전하 트랩층 및 차폐층은 각각 제1 산화막, 질화막 및 제2 산화막을 사용하여 형성하는 것이 바람직하다. 상기 제1 산화막은 열 산화 방법을 사용하여 형성할 수 있다. 상기 질화막은 저압 화학 기상 증착법 또는 상기 제1 산화막에 대한 질화 공정을 수행하여 형성할 수 있다. 상기 제2 산화막은 저압 화학 기상 증착법을 수행하여 형성할 수 있다.
상기 마스크막 패턴은 질화막 패턴인 것이 바람직하다.
상기 전하 트랩층은 폴리실리콘 도트를 포함하는 막으로 형성할 수도 있다. 상기 전하 트랩층은 질화물 도트를 포함하는 막으로 형성할 수도 있다.
상기 게이트 스페이서를 형성하는 단계는, 상기 게이트 절연막, 수직 구조물의 일부 노출 측면 및 상기 마스크막 패턴 위에 게이트 스페이서 형성용 도전막을 형성하는 단계와, 상기 게이트 스페이서 형성용 도전막을 전면 식각하여 상기 수직 구조물의 일부 측면과 상기 마스크막 패턴의 측면상에 부착된 게이트 스페이서를 형성하는 단계, 및 상기 마스크막 패턴을 제거하여 상기 게이트 스페이서가 상기 수직 구조물의 상부 표면 위로 돌출되도록 하는 단계를 포함하는 것이 바람직하다.
상기 게이트 스페이서 형성용 도전막은 폴리실리콘막을 사용하여 형성하는 것이 바람직하다.
상기 게이트 형성용 도전막은 폴리실리콘막을 사용하여 형성하는 것이 바람직하다.
상기 게이트 형성용 도전막을 전면 식각하는 단계는 에치 백을 사용하여 수행하는 것이 바람직하다.
상기 게이트 형성용 도전막 상부에 금속 실리사이드막을 형성하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3 내지 도 9는 본 발명에 따른 측벽 게이트와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, 실리콘 기판(102) 위에 제1 산화막(311), 제1 질화막(313), 제2 산화막(315) 및 제2 질화막(322)을 순차적으로 형성한다. 제1 산화막(311)은 터널링층으로 사용되며, 열 산화(thermal oxidation) 방법을 사용하여 형성한다. 상기 열 산화 방법은 N2O 가스 또는 NO 가스 분위기에서 수행될 수 있다. 제1 질화막(313)은 전하 트랩층으로 사용되며, 저압 화학 기상 증착(LP CVD: Low Pressure Chamical Vapor Deposion) 방법을 사용하여 형성한다. 또는 상기 제1 산화막(311)에 대한 질화(nitridation) 공정을 수행하여 제1 질화막(313)을 형성할 수도 있다. 전하 트랩층으로서 제1 질화막(313) 대신에 폴리실리콘 도트(polisilicon dot) 또는 질화물 도트(nitride dot)를 포함하는 막을 사용할 수도 있다. 제2 산화막(315)은 차폐층으로 사용되며, LP CVD 방법을 사용하여 형성한다. 그리고 제2 질화막(322)은 후속 공정에서의 식각 마스크막으로 사용되며, 마찬가지로 LP CVD 방법을 사용하여 형성한다.
다음에 도 4를 참조하면, 제2 질화막(322) 위에 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴은 제2 질화막(322)의 일부 표면을 노출시키는 개구부를 갖는다. 다음에 상기 포토레지스트막 패턴을 식각 마스크로 한 식각 공정을 수행하여 제2 질화막 패턴(322)을 형성한다. 상기 식각 공정은 건식식각 공정을 사용하여 수행할 수 있다. 제2 질화막 패턴(322)은 제2 산화막(도 3의 315)의 일부 표면을 노출시키는 개구부를 갖는다. 다음에 상기 포토레지스트막 패턴을 제거하고, 제2 질화막 패턴(322)을 식각 마스크로 한 식각 공정을 수행하여 제2 산화막 패턴(316), 제1 질화막 패턴(314) 및 제1 산화막 패턴(312)을 순차적으로 형성하면서 실리콘 기판(102)의 일부 표면을 노출시킨다. 이때 식각 공정은 건식 식각 방법만을 사용할 수 있지만, 실리콘 기판(102)이 식각 데미지를 받지 않도록 건식 식각 및 습식 식각을 모두 사용할 수도 있다. 실리콘 기판(102)의 일부 표면을 노출시킨 후에는 문턱 전압 조절을 위한 이온 주입 공정을 수행한다.
다음에 도 5를 참조하면, 노출된 실리콘 기판(102) 표면 위에 제3 산화막(330)을 형성한다. 제3 산화막(330)은 게이트 절연막으로서 사용되며, 열 산화 방법 중간 온도 산화(MTO; Middle Temperature Oxidation) 방법을 사용하여 형성할 수 있다. 제3 산화막(330)의 두께는 제1 질화막 패턴(314) 상부 표면보다 높게 배치되도록 함으로써, 후속 공정에서의 폴리실리콘막과 제1 질화막 패턴(314)이 전기적으로 연결되는 것을 방지한다. 다음에 전면에 게이트 스페이서 형성용 도전막으로서 폴리실리콘막(340)을 형성한다.
다음에 도 6을 참조하면, 폴리실리콘막(340)을 전면 식각하여 제2 질화막 패턴(322)과 제3 산화막(330) 표면에 있는 폴리실리콘막(340)을 모두 제거한다. 그러면 제3 산화막(330) 위에서 제2 산화막 패턴(316)과 제2 질화막 패턴(226) 측벽에만 남은 게이트 스페이서로서의 폴리실리콘막 스페이서(342)가 만들어진다. 상기 폴리실리콘막(340)에 대한 식각 공정은 에치백(etch-back)을 사용하여 수행할수 있다.
다음에 도 7을 참조하면, 제2 질화막 패턴(322)을 완전히 제거한다. 상기 제2 질화막 패턴(322)을 제거하기 위해서 인산을 식각액으로 이용하는 습식 식각 방법을 사용한다. 제2 질화막 패턴(322)이 제거되면, 제2 산화막 패턴(316)이 노출되며, 동시에 제2 질화막 패턴(322)과 접촉되어 있던 폴리실리콘막 스페이서(342)의 측면도 노출된다.
다음에 도 8을 참조하면, 전면에 게이트 형성용 도전막으로서의 폴리실리콘막(344)을 형성한다. 이 폴리실리콘막(344)은 폴리실리콘막 스페이서(342)를 덮으면서, 동시에 제2 산화막 패턴(316) 및 제3 산화막(330)의 노출 표면을 덮는다. 폴리실리콘막(344)의 두께(d)는, 후술하는 바와 같이, 소망하는 ONO막의 폭에 의해 결정된다. 폴리실리콘막(344)을 형성한 후에, 통상의 실리사이드 공정을 수행하여 폴리실리콘막(344) 상부에 금속 실리사이드막을 형성할 수도 있다.
다음에 도 9를 참조하면, 폴리실리콘막(344)을 전면 식각하여 실리콘 기판(302)을 덮던 폴리실리콘막(344)을 제거함으로써, 컨트롤 게이트 전극으로서의 폴리실리콘막(346)을 완성한다. 상기 폴리실리콘막(340)에 대한 식각 공정은 에치백(etch-back)을 사용하여 수행할 수 있다. 폴리실리콘막(344)을 전면 식각하면, 다시 제2 산화막 패턴(316)의 일부 표면과 제3 산화막 패턴(330)의 일부 표면만이 노출된다. 그리고 제2 산화막 패턴(316)의 나머지 부분과 제3 산화막 패턴(330)의 나머지 부분은 폴리실리콘막(346)에 의해 덮인다. 다음에 폴리실리콘막(346)에 의해 노출된 제2 산화막 패턴(316), 제1 질화막 패턴(314), 제1 산화막 패턴(312) 및제3 산화막 패턴(330)을 제거하여, 실리콘 기판(302)의 일부 표면이 노출되도록 한다.
이 과정에서 폭이 "W"인 ONO막(310)이 완성되는데, 이 ONO막(310)의 폭인 "W"는 전적으로 폴리실리콘막(344)의 두께(d)에 의해 좌우된다. 따라서 보다 넓은 폭의 ONO막(310)을 형성하고자 하는 경우에는 폴리실리콘막(344)의 두께(d)가 다소 작도록 폴리실리콘막(344)을 적층하면 되고, 이와 반대로 보다 작은 폭의 ONO막(310)을 형성하고자 하는 경우에는 폴리실리콘막(344)의 두께(d)가 다소 크도록 폴리실리콘막(344)을 적층하면 된다. 이와 같이, ONO막(310)의 폭(W)은 전적으로 이전 단계에서 적층되는 폴리실리콘막(344)의 두께에 의해서만 결정되므로, 포토리소그라피 방법의 한계로 인한 제한을 받지 않는다.
상기 폴리실리콘막(346)을 형성한 후에는, 통상의 이온 주입 공정을 수행하여 실리콘 기판(302) 상부 일정 영역에 각각 소스 영역(304) 및 드레인 영역(306)을 형성하여, 측벽 게이트와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 완성한다. 경우에 따라서 소스 영역과 드레인 영역의 위치는 서로 바뀔 수도 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
이상 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 제조 방법에 의하면, ONO막의 폭이 이전 단계에서 적층되는 폴리실리콘막의 두께에 의해 좌우되며, 이 과정에서 포토리소그리피 공정이 사용되지 않으므로, 미세한 폭의 ONO막을 형성할 수 있으며, 이에 따라 소자의 집적도를 향상시킬 수 있다는 이점을 제공한다.
Claims (14)
- 실리콘 기판의 제1 표면 위에 터널링층 패턴, 전하 트랩층 패턴 및 차폐층 패턴이 순차적으로 적층된 수직 구조물을 형성하는 단계;상기 수직 구조물에 의해 노출된 실리콘 기판의 제2 표면 위에 게이트 절연막을 형성하는 단계;상기 게이트 절연막의 일부 표면 위에서 상기 수직 구조물의 상부 측면과 접촉되면서 상기 수직 구조물의 상부 표면으로부터 돌출된 게이트 스페이서를 형성하는 단계;상기 수직 구조물, 게이트 스페이서 및 게이트 절연막의 노출 표면 위에 게이트 형성용 도전막을 적층하는 단계;상기 게이트 형성용 도전막을 전면 식각하여 상기 수직 구조물의 일부 표면과 상기 게이트 절연막의 일부 표면을 노출시키는 게이트 전극을 형성하는 단계;상기 게이트 전극을 식각 마스크로 한 식각 공정을 수행하여 상기 컨트롤 게이트 전극에 의해 노출된 수직 구조물을 제거하는 단계; 및상기 컨트롤 게이트 전극에 의해 노출된 실리콘 기판에 불순물 이온을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는불휘발성 메모리 소자의 제조 방법.
- 제1항에 있어서, 상기 수직 구조물을 형성하는 단계는,상기 실리콘 기판 위에 터널링층, 전하 트랩층 및 차폐층을 순차적으로 적층하는 단계;상기 차폐층 위에 상기 차폐층의 일부 표면을 노출시키는 마스크막 패턴을 형성하는 단계; 및상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 차폐층, 전하 트랩층 및 터널링층을 순차적으로 제거하여 상기 실리콘 기판의 제2 표면을 노출시키는 수직 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제2항에 있어서,상기 터널링층, 전하 트랩층 및 차폐층은 각각 제1 산화막, 질화막 및 제2 산화막을 사용하여 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 제1 산화막은 열 산화 방법을 사용하여 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 질화막은 저압 화학 기상 증착법 또는 상기 제1 산화막에 대한 질화 공정을 수행하여 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 제2 산화막은 저압 화학 기상 증착법을 수행하여 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제2항에 있어서,상기 마스크막 패턴은 질화막 패턴인 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제2항에 있어서,상기 전하 트랩층은 폴리실리콘 도트를 포함하는 막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제2항에 있어서,상기 전하 트랩층은 질화물 도트를 포함하는 막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제2항에 있어서, 상기 게이트 스페이서를 형성하는 단계는,상기 게이트 절연막, 수직 구조물의 일부 노출 측면 및 상기 마스크막 패턴 위에 게이트 스페이서 형성용 도전막을 형성하는 단계;상기 게이트 스페이서 형성용 도전막을 전면 식각하여 상기 수직 구조물의 일부 측면과 상기 마스크막 패턴의 측면상에 부착된 게이트 스페이서를 형성하는 단계; 및상기 마스크막 패턴을 제거하여 상기 게이트 스페이서가 상기 수직 구조물의 상부 표면 위로 돌출되도록 하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 셀의 제조 방법.
- 제10항에 있어서,상기 게이트 스페이서 형성용 도전막은 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 게이트 형성용 도전막은 폴리실리콘막을 사용하여 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 게이트 형성용 도전막을 전면 식각하는 단계는 에치 백을 사용하여 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 게이트 형성용 도전막 상부에 금속 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0055002A KR100442883B1 (ko) | 2002-09-11 | 2002-09-11 | 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법 |
| JP2003308052A JP4425588B2 (ja) | 2002-09-11 | 2003-08-29 | 側壁ゲートとｓｏｎｏｓセル構造を有する不揮発性メモリ素子の製造方法 |
| TW092124071A TWI239073B (en) | 2002-09-11 | 2003-09-01 | Method for fabricating non-volatile memory device having sidewall gate structure and SONOS cell structure |
| US10/655,308 US6960527B2 (en) | 2002-09-11 | 2003-09-05 | Method for fabricating non-volatile memory device having sidewall gate structure and SONOS cell structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0055002A KR100442883B1 (ko) | 2002-09-11 | 2002-09-11 | 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040023294A true KR20040023294A (ko) | 2004-03-18 |
| KR100442883B1 KR100442883B1 (ko) | 2004-08-02 |
Family
ID=31987394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0055002A KR100442883B1 (ko) | 2002-09-11 | 2002-09-11 | 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6960527B2 (ko) |
| JP (1) | JP4425588B2 (ko) |
| KR (1) | KR100442883B1 (ko) |
| TW (1) | TWI239073B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586137B2 (en) | 2004-08-09 | 2009-09-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| CN110600379A (zh) * | 2013-12-05 | 2019-12-20 | 台湾积体电路制造股份有限公司 | 具有矩形轮廓的间隔件及其制造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585107B1 (ko) * | 2003-11-13 | 2006-05-30 | 삼성전자주식회사 | 자기 정렬을 이용한 로컬 소노스 소자 제조 방법 |
| TWI233666B (en) * | 2004-04-13 | 2005-06-01 | Powerchip Semiconductor Corp | Method of manufacturing non-volatile memory cell |
| JP2006222367A (ja) * | 2005-02-14 | 2006-08-24 | Oki Electric Ind Co Ltd | 不揮発性半導体メモリ装置、駆動方法、及び製造方法 |
| JPWO2006095890A1 (ja) * | 2005-03-07 | 2008-08-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100594326B1 (ko) * | 2005-03-22 | 2006-06-30 | 삼성전자주식회사 | 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법 |
| US7579243B2 (en) | 2006-09-26 | 2009-08-25 | Freescale Semiconductor, Inc. | Split gate memory cell method |
| US7416945B1 (en) * | 2007-02-19 | 2008-08-26 | Freescale Semiconductor, Inc. | Method for forming a split gate memory device |
| KR100997321B1 (ko) * | 2008-06-03 | 2010-11-29 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| US7902022B2 (en) * | 2008-07-29 | 2011-03-08 | Freescale Semiconductor, Inc. | Self-aligned in-laid split gate memory and method of making |
| KR101002114B1 (ko) | 2008-11-06 | 2010-12-16 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그 제조 방법 |
| US8471328B2 (en) | 2010-07-26 | 2013-06-25 | United Microelectronics Corp. | Non-volatile memory and manufacturing method thereof |
| CN104392997B (zh) * | 2014-11-12 | 2017-05-31 | 清华大学 | 阶梯型垂直栅nand及其形成方法 |
| JP6956592B2 (ja) * | 2017-10-31 | 2021-11-02 | 東京エレクトロン株式会社 | シリコン酸化膜を形成する方法および装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0150048B1 (ko) * | 1994-12-23 | 1998-10-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| US5559735A (en) * | 1995-03-28 | 1996-09-24 | Oki Electric Industry Co., Ltd. | Flash memory having select transistors |
| JP3878681B2 (ja) * | 1995-06-15 | 2007-02-07 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US5780893A (en) * | 1995-12-28 | 1998-07-14 | Nippon Steel Corporation | Non-volatile semiconductor memory device including memory transistor with a composite gate structure |
| KR100237014B1 (ko) * | 1997-06-27 | 2000-01-15 | 김영환 | 플래쉬 이이피롬 셀 제조 방법 |
| JP3378879B2 (ja) * | 1997-12-10 | 2003-02-17 | 松下電器産業株式会社 | 不揮発性半導体記憶装置及びその駆動方法 |
| JP2978477B1 (ja) * | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| KR20000044872A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 플래쉬 메모리 셀의 제조 방법 |
| US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
-
2002
- 2002-09-11 KR KR10-2002-0055002A patent/KR100442883B1/ko not_active IP Right Cessation
-
2003
- 2003-08-29 JP JP2003308052A patent/JP4425588B2/ja not_active Expired - Fee Related
- 2003-09-01 TW TW092124071A patent/TWI239073B/zh not_active IP Right Cessation
- 2003-09-05 US US10/655,308 patent/US6960527B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7586137B2 (en) | 2004-08-09 | 2009-09-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| CN110600379A (zh) * | 2013-12-05 | 2019-12-20 | 台湾积体电路制造股份有限公司 | 具有矩形轮廓的间隔件及其制造方法 |
| CN110600379B (zh) * | 2013-12-05 | 2022-11-29 | 台湾积体电路制造股份有限公司 | 具有矩形轮廓的间隔件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200404350A (en) | 2004-03-16 |
| JP2004104124A (ja) | 2004-04-02 |
| US20040048481A1 (en) | 2004-03-11 |
| US6960527B2 (en) | 2005-11-01 |
| KR100442883B1 (ko) | 2004-08-02 |
| TWI239073B (en) | 2005-09-01 |
| JP4425588B2 (ja) | 2010-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100446308B1 (ko) | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 | |
| KR100239459B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR20040005516A (ko) | Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법 | |
| KR100442883B1 (ko) | 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법 | |
| US6844589B2 (en) | Non-volatile SONOS memory device and method for manufacturing the same | |
| KR100475087B1 (ko) | 국부적 ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의제조 방법 | |
| US20050164457A1 (en) | Non-volatile memory devices and methods of fabricating the same | |
| KR20040024896A (ko) | 프로그램 및 소거 특성이 개선된 ｓｏｎｏｓ ｅｅｐｒｏｍ및 그 제조방법 | |
| US7320920B2 (en) | Non-volatile flash memory device having at least two different channel concentrations and method of fabricating the same | |
| KR20030088826A (ko) | 스플리트 게이트 메모리 장치 및 그 제조방법 | |
| KR100348311B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100606928B1 (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| KR100898440B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| US7220651B2 (en) | Transistor and method for manufacturing the same | |
| KR100642383B1 (ko) | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 | |
| US7307024B2 (en) | Flash memory and fabrication method thereof | |
| JPH1167937A (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| KR100536799B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20110033492A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100262002B1 (ko) | 플래쉬 메모리 제조방법 | |
| WO2005122246A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100279001B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR19990057083A (ko) | 플래쉬 메모리 및 그의 제조방법 | |
| KR20090003744A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR20100080182A (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120706 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |