JP2004104124A - 側壁ゲートとｓｏｎｏｓセル構造を有する不揮発性メモリ素子の製造方法 - Google Patents
側壁ゲートとｓｏｎｏｓセル構造を有する不揮発性メモリ素子の製造方法 Download PDFInfo
- Publication number
- JP2004104124A JP2004104124A JP2003308052A JP2003308052A JP2004104124A JP 2004104124 A JP2004104124 A JP 2004104124A JP 2003308052 A JP2003308052 A JP 2003308052A JP 2003308052 A JP2003308052 A JP 2003308052A JP 2004104124 A JP2004104124 A JP 2004104124A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- forming
- gate
- vertical structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 61
- 238000005530 etching Methods 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 29
- 239000010703 silicon Substances 0.000 claims abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 230000005641 tunneling Effects 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 229920005591 polysilicon Polymers 0.000 claims description 40
- 150000004767 nitrides Chemical class 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 23
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 230000000873 masking effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】 側壁ゲートとＳＯＮＯＳセル構造を有する不揮発性メモリ素子の製造方法を提供する。
【解決手段】 シリコン基板３０２上にトンネリング層パターン３１２、電荷トラップ層パターン３１４、遮蔽層パターン３１６が順次に積層された垂直構造物３１０を形成し、垂直構造物３１０によって露出されたシリコン基板上にゲート絶縁膜３３０を形成し、ゲート絶縁膜の一部表面上で垂直構造物の上部側面と接触されつつ垂直構造物の上部表面から突出されたゲートスペーサを形成し、垂直構造物、ゲートスペーサ及びゲート絶縁膜の露出表面上にゲート形成用導電膜を積層し、ゲート形成用導電膜を全面エッチングして垂直構造物の一部表面とゲート絶縁膜の一部表面とを露出させてコントロールゲート電極３４６を形成し、コントロールゲート電極をエッチングマスクにしたエッチング工程によりコントロールゲート電極によって露出された垂直構造物を除去し、コントロールゲート電極によって露出されたシリコン基板に不純物イオンを注入してソース領域及びドレーン領域を形成する。
【選択図】 図９
【解決手段】 シリコン基板３０２上にトンネリング層パターン３１２、電荷トラップ層パターン３１４、遮蔽層パターン３１６が順次に積層された垂直構造物３１０を形成し、垂直構造物３１０によって露出されたシリコン基板上にゲート絶縁膜３３０を形成し、ゲート絶縁膜の一部表面上で垂直構造物の上部側面と接触されつつ垂直構造物の上部表面から突出されたゲートスペーサを形成し、垂直構造物、ゲートスペーサ及びゲート絶縁膜の露出表面上にゲート形成用導電膜を積層し、ゲート形成用導電膜を全面エッチングして垂直構造物の一部表面とゲート絶縁膜の一部表面とを露出させてコントロールゲート電極３４６を形成し、コントロールゲート電極をエッチングマスクにしたエッチング工程によりコントロールゲート電極によって露出された垂直構造物を除去し、コントロールゲート電極によって露出されたシリコン基板に不純物イオンを注入してソース領域及びドレーン領域を形成する。
【選択図】 図９
Description
本発明は、不揮発性メモリ素子の製造方法に係り、特に、側壁ゲートとＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）セル構造を有する不揮発性メモリセルの製造方法に関する。
データを貯蔵するために使われる半導体メモリ素子は、一般的に、揮発性と不揮発性メモリ素子に区別される。揮発性メモリ素子は電源供給の中断によって貯蔵されたデータを消失するが、不揮発性メモリ素子は電源供給が中断されても貯蔵されたデータを維持する。したがって、形態電話システム、音楽及び／または映像データを貯蔵するためのメモリカード及びその他の応用装置などのように、電源を常に使用できないか、時々中断されたりする機器、または電源容量が少なくパワーの消費が限られている機器などに、不揮発性メモリ素子が幅広く使われる。
一般的に不揮発性メモリ素子のセルトランジスタは、積層されたゲート構造を有する。積層されたゲート構造は、セルトランジスタのチャンネル領域上で順次に積層されるゲート絶縁膜、フローティングゲート電極、ゲート間絶縁膜及びコントロールゲート電極を含む。場合によって、不揮発性メモリ素子は、内部にチャンネル領域が形成されるシリコン膜、トンネリング層を形成する酸化膜、電荷トラップ層に使われる窒化膜、遮蔽層に使われる酸化膜、及びコントロールゲート電極に使われるシリコン膜を含む構造で構成されうる。時々、このような膜はＳＯＮＯＳセル構造として含蓄的に言及される。
図１は、一般的なＳＯＮＯＳセル構造を有する不揮発性メモリ素子を示す図面である。
図１を参照すれば、上部表面領域に相互一定間隔に離隔されるように配置されたソース領域１０４及びドレーン領域１０６を有するシリコン基板１０２上にＯＮＯ膜１１０が形成される。前記ＯＮＯ膜１１０は、トンネリング層としての第１シリコン酸化膜１１２、電荷トラップ層としてのシリコン窒化膜１１４、及び遮蔽層としての第２シリコン酸化膜１１６が順次に積層された構造を有する。ＯＮＯ膜１１０上にはコントロールゲート電極に使われるポリシリコン膜１２０が形成される。
このような不揮発性メモリ素子に使われて、プログラム動作を遂行するために、コントロールゲート電極１２０及びドレーン領域１０６には正のバイアスを印加し、ソース領域１０４は接地させる。
コントロールゲート電極１２０及びドレーン領域１０６に印加された電圧はソース領域１０４からドレーン領域１０６に至るチャンネル長にしたがって垂直的で水平的な電界を作る。この電界によって電子はソース１０４から押されてドレーン領域１０６に向けて加速し始める。電子はチャンネル長にしたがって移動しつつエネルギーを得、幾つかの電子は、トンネリング層１１２のポテンシャル障壁を乗り越えて電荷トラップ層１１４に入っていくに充分なエネルギーを得る「熱的」状態となる。このような現象が発生する確率はドレーン領域１０６近くのチャンネル領域で最も大きいが、これはドレーン領域１０６近くのチャンネル領域は電子が最も大きいエネルギーを得る所であるからである。熱電子が絶縁性物質よりなる電荷トラップ層１１４に注入さえされれば、熱電子は電荷トラップ層１１４にトラップされてその中に貯蔵され、メモリセルのスレショルド電圧は高まる。
前記不揮発性メモリ素子を消去するためには、メモリセルをプログラムしたり、読み取る時に使われた電圧とは異なる電圧が使われる。例えば、ドレーン領域１０６に正のバイアスを印加し、コントロールゲート電極１２０には負のバイアスを印加する。そして、ソース領域１０４はフローティング状態にする。それにより、以前にシリコン窒化膜１１４に貯蔵された電子がドレーン１０６に向けて移動したり、ドレーン領域１０６内のホールがシリコン窒化膜１１４に注入される。結局、シリコン窒化膜１１４に以前に貯蔵された電子が除去されたり、または注入されたホールによって中性化され、それによってメモリセルは消去される。
最近、熱電子がシリコン窒化膜１１４内でも、特にドレーン領域１０６近くのシリコン窒化膜１１４に限定されてトラップされる現象を利用して、ドレーン領域１０６に近い部分にだけＯＮＯ膜１１０を形成し、その結果、ＯＮＯ膜の側壁にまでコントロールゲート電極としてのポリシリコン膜が覆われる側壁ゲートを採択した構造が提案されている。
図２は、このように側壁ゲートとＳＯＮＯＳセル構造を有する不揮発性メモリ素子を示した図面である。図２で図１と同じ符号は同じ領域、または層を示して、その場合に説明が省略される場合もある。
図２を参照すれば、第１シリコン酸化膜２１２、シリコン窒化膜２１４及び第２シリコン酸化膜２１４が順次に積層されたＯＮＯ膜２１０がドレーン領域１０６近くのシリコン基板１０２上に形成される。そして、ＯＮＯ膜２１０が形成されないシリコン基板１０２上にはゲート絶縁膜としての第３シリコン酸化膜２３０が形成される。ＯＮＯ膜２１０及び第３シリコン酸化膜２３０上にはコントロールゲート電極としてのポリシリコン膜２２０が形成される。ＯＮＯ膜２１０の厚さが第３シリコン酸化膜２３０の厚さよりさらに厚いので、ポリシリコン膜２２０はＯＮＯ膜２１０の一部の側壁上にも接触されて、これにより前記ポリシリコン膜２２０を側壁ゲートとする。
このように、側壁ゲート及びＳＯＮＯＳセル構造を有する不揮発性メモリ素子は色々な長所を有している。例えば、第３シリコン酸化膜２３０の厚さを調節することによって、素子の電気的な特性を向上することができ、ＯＮＯ膜２１０をドレーン領域１０６近くのシリコン基板１０２上に形成することによって、素子の集積度もさらに向上することができる。
しかし、このような側壁ゲート及びＳＯＮＯＳセル構造を有する不揮発性メモリ素子を製造するためには、フォトリソグラフィ工程の限界内で工程が行われなければならない。すなわち、前記ＯＮＯ膜２１０を積層した後にパターニングのためのエッチングマスクの形成のためには、フォトリソグラフィ法を使用せねばならないが、素子の集積度が大幅に高まる場合、フォトリソグラフィの限界により整列ミス（アライメントミス）が発生し、これによって素子の高集積度の達成に制限される問題がある。
本発明が解決しようとする技術的課題は、フォトリソグラフィの限界に制限されない側壁ゲートとＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を製造する方法を提供することである。
前記技術的課題を達成するために、本発明による不揮発性メモリ素子の製造方法は、シリコン基板の第１表面上にトンネリング層パターン、電荷トラップ層パターン及び遮蔽層パターンが順次に積層された垂直構造物を形成する段階と、前記垂直構造物によって露出されたシリコン基板の第２表面上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の一部表面上で前記垂直構造物の上部側面と接触されつつ前記垂直構造物の上部表面から突出されたゲートスペーサを形成する段階と、前記垂直構造物、ゲートスペーサ及びゲート絶縁膜の露出表面上にゲート形成用導電膜を積層する段階と、前記ゲート形成用導電膜を全面エッチングして前記垂直構造物の一部表面と前記ゲート絶縁膜の一部表面とを露出させるゲート電極を形成する段階と、前記コントロールゲート電極をエッチングマスクとしたエッチング工程を遂行して前記コントロールゲート電極によって露出された垂直構造物を除去する段階と、前記コントロールゲート電極によって露出されたシリコン基板に不純物イオンを注入してソース領域及びドレーン領域を形成する段階とを含むことを特徴とする。
前記垂直構造物を形成する段階は、前記シリコン基板上にトンネリング層、電荷トラップ層及び遮蔽層を順次に積層する段階と、前記遮蔽層上に前記遮蔽層の一部表面を露出させるマスク膜パターンを形成する段階、及び前記マスク膜パターンをエッチングマスクとしたエッチング工程で遮蔽層、電荷トラップ層及びトンネリング層を順次に除去して前記シリコン基板の第２表面を露出させる垂直構造物を形成する段階を含むことが望ましい。
この場合、前記トンネリング層、電荷トラップ層及び遮蔽層は、それぞれ第１酸化膜、窒化膜及び第２酸化膜を使用して形成することが望ましい。前記第１酸化膜は熱酸化法を使用して形成できる。前記窒化膜は、低圧化学気相蒸着（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈａｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｏｎ）法、または前記第１酸化膜に対する窒化工程を遂行して形成できる。前記第２酸化膜は、ＬＰＣＶＤ法を遂行して形成できる。
前記マスク膜パターンは窒化膜パターンであることが望ましい。
前記電荷トラップ層は、ポリシリコンドットを含む膜で形成することもできる。前記電荷トラップ層は窒化物ドットを含む膜で形成することもできる。
前記ゲートスペーサを形成する段階は、前記ゲート絶縁膜、垂直構造物の一部露出側面及び前記マスク膜のパターン上にゲートスペーサ形成用の導電膜を形成する段階と、前記ゲートスペーサ形成用の導電膜を全面エッチングして前記垂直構造物の一部側面と前記マスク膜パターンの側面上に付着されたゲートスペーサを形成する段階、及び前記マスク膜パターンを除去して前記ゲートスペーサが前記垂直構造物の上部表面上に突出させる段階を含むことが望ましい。
前記ゲートスペーサ形成用導電膜はポリシリコン膜を使用して形成することが望ましい。
前記ゲート形成用導電膜はポリシリコン膜を使用して形成することが望ましい。
前記ゲート形成用導電膜を全面エッチングする段階はエッチングバッグを使用して遂行することが望ましい。
前記ゲート形成用導電膜の上部に金属シリサイド膜を形成する段階をさらに含むこともある。
本発明による不揮発性メモリ素子の製造方法によれば、ＯＮＯ膜の幅が以前の段階で積層されるポリシリコン膜の厚さにより左右されて、この過程でフォトリソグラフィ工程が使われないので、微細な幅のＯＮＯ膜が形成でき、これより素子の集積度を向上させることができる。
以下、図面を参照して本発明の望ましい実施例を詳細に説明する。しかし、本発明の実施例は色々な他の形態に変形できて、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。
図３ないし図９は、本発明による側壁ゲートとＳＯＮＯＳセル構造とを有する不揮発性メモリ素子の製造方法を説明するために示した断面図である。
まず、図３を参照すれば、シリコン基板３０２の第１表面上に第１酸化膜３１１、第１窒化膜３１３、第２酸化膜３１５、及び第２窒化膜３２１を順次に形成する。
第１酸化膜３１１は、トンネリング層に使われて、熱酸化法を使用して形成する。前記熱酸化法は、Ｎ2ＯガスまたはＮＯガス雰囲気で遂行される。
第１窒化膜３１３は、電荷トラップ層に使われて、低圧化学気相蒸着（ＬＰＣＶＤ）法を使用して形成する。または、前記第１酸化膜３１１に対する窒化工程を遂行して第１窒化膜３１３を形成することもできる。
電荷トラップ層は、第１窒化膜３１３の代わりにポリシリコンドットまたは窒化物ドットを含む膜を使用することもできる。
第２酸化膜３１５は、遮蔽層に使われて、ＬＰＣＶＤ法を使用して形成する。そして、第２窒化膜３２１は後続工程でのエッチングマスク膜として使われて、同じようにＬＰＣＶＤ法を使用して形成する。
次に、図４を参照すれば、第２窒化膜３２１上にフォトレジスト膜パターン（図示せず）を形成する。このフォトレジスト膜パターンは、第２窒化膜３２１の一部表面を露出させる開口部を有する。
次に、前記フォトレジスト膜パターンをエッチングマスクとしたエッチング工程を遂行して第２窒化膜パターン３２２を形成する。前記エッチング工程はドライエッチング工程を使用して遂行できる。第２窒化膜パターン３２２は第２酸化膜（図３の３１５）の一部表面を露出させる開口部を有する。
次に、前記フォトレジスト膜パターンを除去し、第２窒化膜パターン３２２をエッチングマスクとしたエッチング工程を遂行して遮蔽層パターンとなる第２酸化膜パターン３１６、電荷トラップ層パターンとなる第１窒化膜パターン３１４、及びトンネリング層パターンとなる第１酸化膜パターン３１２を順次に形成しつつシリコン基板３０２の一部表面を露出させる。この時、エッチング工程はドライエッチング法だけを使用してもよいが、シリコン基板３０２がエッチング損傷を受けないようにドライエッチングとウェットエッチングを共に使用することもできる。
シリコン基板３０２の一部表面を露出させた後にはスレショルド電圧の調節のためのイオン注入工程を遂行する。
次に、図５を参照すれば、露出されたシリコン基板３０２表面上に第３酸化膜３３０を形成する。
第３酸化膜３３０は、ゲート絶縁膜として使われて、熱酸化法の中間温度酸化（ＭＴＯ：Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法を使用して形成できる。第３酸化膜３３０の厚さは第１窒化膜パターン３１４の上部表面より高く配置させることによって、後続工程でのポリシリコン膜と第１窒化膜パターン３１４とが電気的に連結されることを防止する。
次に、全面にゲートスペーサ形成用の導電膜としてポリシリコン膜３４０を形成する。
次に、図６を参照すれば、ポリシリコン膜３４０を全面エッチングして第２窒化膜パターン３２２と第３酸化膜３３０表面とにあるポリシリコン膜３４０を全て除去する。それにより、第３酸化膜３３０上で第２酸化膜パターン３１６と第２窒化膜パターン３２２側壁にだけ残ったゲートスペーサへのポリシリコン膜スペーサ３４２が作られる。
前記ポリシリコン膜３４０に対するエッチング工程は、エッチングバッグを使用して遂行できる。
次に、図７を参照すれば、第２窒化膜パターン３２２を完全に除去する。前記第２窒化膜パターン３２２を除去するために燐酸をエッチェントに利用するウェットエッチング法を使用する。第２窒化膜パターン３２２が除去されれば、第２酸化膜パターン３１６が露出されて、同時に第２窒化膜パターン３２２と接触されていたポリシリコン膜スペーサ３４２の側面も露出される。
次に、図８を参照すれば、全面にゲート形成用導電膜としてのポリシリコン膜３４４を形成する。
このポリシリコン膜３４４はポリシリコン膜スペーサ３４２を覆いつつ、同時に第２酸化膜パターン３１６及び第３酸化膜３３０の露出表面を覆う。ポリシリコン膜３４４の厚さｄは、後述するように、所望するＯＮＯ膜の幅によって決定される。ポリシリコン膜３４４を形成した後に、通常のシリサイド工程を遂行してポリシリコン膜３４４上部に金属シリサイド膜を形成することもできる。
次に、図９を参照すれば、ポリシリコン膜３４４を全面エッチングしてシリコン基板３０２を覆ったポリシリコン膜３４４を除去することによって、コントロールゲート電極としてのポリシリコン膜３４６を完成する。
前記ポリシリコン膜３４４に対するエッチング工程はエッチングバッグを使用して遂行できる。ポリシリコン膜３４４を全面エッチングすれば、再び第２酸化膜パターン３１６の一部表面と第３酸化膜パターン３３０の一部表面とだけが露出される。
そして、第２酸化膜パターン３１６の残りの部分と第３酸化膜パターン３３０の残りの部分とはポリシリコン膜３４６によって覆われる。
次に、ポリシリコン膜３４６によって露出された第２酸化膜パターン３１６、第１窒化膜パターン３１４、第１酸化膜パターン３１２及び第３酸化膜パターン３３０を除去して、シリコン基板３０２の一部表面が露出される。
この過程で幅が「Ｗ」となる垂直構造物であるＯＮＯ膜３１０が完成される。このＯＮＯ膜３１０の幅である「Ｗ」は全てポリシリコン膜３４４の厚さｄによって左右される。したがって、より広い幅のＯＮＯ膜３１０を形成しようとする場合には、ポリシリコン膜３４４の厚さｄが多少薄くなるようにポリシリコン膜３４４を積層し、これとは逆により狭い幅のＯＮＯ膜３１０を形成しようとする場合には、ポリシリコン膜３４４の厚さｄが多少厚くなるようにポリシリコン膜３４４を積層すればよい。
このように、ＯＮＯ膜３１０の幅Ｗは全て以前の段階で積層されるポリシリコン膜３４４の厚さによってのみ決定されるので、フォトリソグラフィ法の限界によって制限されない。
前記ポリシリコン膜３４６を形成した後には、通常のイオン注入工程を遂行してシリコン基板３０２上部の一定領域にそれぞれのソース領域３０４及びドレーン領域３０６を形成して、側壁ゲートとＳＯＮＯＳセル構造とを有する不揮発性メモリ素子を完成する。なお、場合によっては、ソース領域とドレーン領域の位置は相互に変わりうる。
以上、本発明を望ましい実施例を挙げて詳細に述べたが、本発明は前記実施例に限定されず、本発明の技術的思想内で当業者によって色々な変形が可能であることは当然である。
本発明は、ＳＯＮＯＳセル構造を有する不揮発性メモリセルが使用される通信機器、携帯用電子装置などの応用分野に利用されうる。
３０２ シリコン基板
３０４ ソース領域
３０６ ドレーン領域
３１０ ＯＮＯ膜
３１２ 第１酸化膜パターン
３１４ 第１窒化膜パターン
３１６ 第２酸化膜パターン
３３０ 第３酸化膜パターン
３４６ ポリシリコン膜
３０４ ソース領域
３０６ ドレーン領域
３１０ ＯＮＯ膜
３１２ 第１酸化膜パターン
３１４ 第１窒化膜パターン
３１６ 第２酸化膜パターン
３３０ 第３酸化膜パターン
３４６ ポリシリコン膜
Claims (14)
- シリコン基板の第１表面上にトンネリング層パターン、電荷トラップ層パターン、及び遮蔽層パターンが順次に積層された垂直構造物を形成する段階と、
前記垂直構造物によって露出されたシリコン基板の第２表面上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜の一部表面上で前記垂直構造物の上部側面と接触されつつ前記垂直構造物の上部表面から突出されたゲートスペーサを形成する段階と、
前記垂直構造物、ゲートスペーサ、及びゲート絶縁膜の露出表面上にゲート形成用導電膜を積層する段階と、
前記ゲート形成用導電膜を全面エッチングして前記垂直構造物の一部表面と前記ゲート絶縁膜の一部表面を露出させるコントロールゲート電極を形成する段階と、
前記コントロールゲート電極をエッチングマスクとしたエッチング工程を遂行して前記コントロールゲート電極により露出された垂直構造物を除去する段階と、
前記コントロールゲート電極によって露出されたシリコン基板に不純物イオンを注入してソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。 - 前記垂直構造物を形成する段階は、
前記シリコン基板上にトンネリング層、電荷トラップ層及び遮蔽層を順次に積層する段階と、
前記遮蔽層上に前記遮蔽層の一部表面を露出させるマスク膜パターンを形成する段階と、
前記マスク膜パターンをエッチングマスクとしたエッチング工程で遮蔽層、電荷トラップ層、及びトンネリング層を順次に除去して前記シリコン基板の第２表面を露出させる垂直構造物を形成する段階と、を含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。 - 前記トンネリング層、電荷トラップ層、及び遮蔽層は、それぞれ第１酸化膜、窒化膜及び第２酸化膜を使用して形成することを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
- 前記第１酸化膜は熱酸化法を使用して形成することを特徴とする請求項３に記載の不揮発性メモリ素子の製造方法。
- 前記窒化膜は、低圧化学気相蒸着（ＬＰＣＶＤ）法または前記第１酸化膜に対する窒化工程を遂行して形成することを特徴とする請求項３に記載の不揮発性メモリ素子の製造方法。
- 前記第２酸化膜は、ＬＰＣＶＤ法を遂行して形成することを特徴とする請求項３に記載の不揮発性メモリ素子の製造方法。
- 前記マスク膜パターンは窒化膜パターンであることを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
- 前記電荷トラップ層はポリシリコンドットを含む膜で形成することを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
- 前記電荷トラップ層は、窒化物ドットを含む膜で形成することを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
- 前記ゲートスペーサを形成する段階は、
前記ゲート絶縁膜、垂直構造物の一部露出側面及び前記マスク膜パターン上にゲートスペーサ形成用導電膜を形成する段階と、
前記ゲートスペーサ形成用導電膜を全面エッチングして前記垂直構造物の一部側面と前記マスク膜パターンの側面上に付着されたゲートスペーサを形成する段階と、
前記マスク膜パターンを除去して前記ゲートスペーサを前記垂直構造物の上部表面上に突出させる段階と、を含むことを特徴とする請求項２に記載の不揮発性メモリセルの製造方法。 - 前記ゲートスペーサ形成用導電膜は、ポリシリコン膜を使用して形成することを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
- 前記ゲート形成用導電膜は、ポリシリコン膜を使用して形成することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
- 前記ゲート形成用導電膜を全面エッチングする段階はエッチングバッグを使用して遂行することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
- 前記ゲート形成用導電膜上部に金属シリサイド膜を形成する段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0055002A KR100442883B1 (ko) | 2002-09-11 | 2002-09-11 | 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004104124A true JP2004104124A (ja) | 2004-04-02 |
| JP4425588B2 JP4425588B2 (ja) | 2010-03-03 |
Family
ID=31987394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003308052A Expired - Fee Related JP4425588B2 (ja) | 2002-09-11 | 2003-08-29 | 側壁ゲートとｓｏｎｏｓセル構造を有する不揮発性メモリ素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6960527B2 (ja) |
| JP (1) | JP4425588B2 (ja) |
| KR (1) | KR100442883B1 (ja) |
| TW (1) | TWI239073B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222367A (ja) * | 2005-02-14 | 2006-08-24 | Oki Electric Ind Co Ltd | 不揮発性半導体メモリ装置、駆動方法、及び製造方法 |
| JPWO2006095890A1 (ja) * | 2005-03-07 | 2008-08-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585107B1 (ko) * | 2003-11-13 | 2006-05-30 | 삼성전자주식회사 | 자기 정렬을 이용한 로컬 소노스 소자 제조 방법 |
| TWI233666B (en) * | 2004-04-13 | 2005-06-01 | Powerchip Semiconductor Corp | Method of manufacturing non-volatile memory cell |
| US7586137B2 (en) | 2004-08-09 | 2009-09-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| KR100594326B1 (ko) * | 2005-03-22 | 2006-06-30 | 삼성전자주식회사 | 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법 |
| US7579243B2 (en) | 2006-09-26 | 2009-08-25 | Freescale Semiconductor, Inc. | Split gate memory cell method |
| US7416945B1 (en) * | 2007-02-19 | 2008-08-26 | Freescale Semiconductor, Inc. | Method for forming a split gate memory device |
| KR100997321B1 (ko) * | 2008-06-03 | 2010-11-29 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
| US7902022B2 (en) * | 2008-07-29 | 2011-03-08 | Freescale Semiconductor, Inc. | Self-aligned in-laid split gate memory and method of making |
| KR101002114B1 (ko) | 2008-11-06 | 2010-12-16 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그 제조 방법 |
| US8471328B2 (en) | 2010-07-26 | 2013-06-25 | United Microelectronics Corp. | Non-volatile memory and manufacturing method thereof |
| US9614053B2 (en) * | 2013-12-05 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spacers with rectangular profile and methods of forming the same |
| CN104392997B (zh) * | 2014-11-12 | 2017-05-31 | 清华大学 | 阶梯型垂直栅nand及其形成方法 |
| JP6956592B2 (ja) * | 2017-10-31 | 2021-11-02 | 東京エレクトロン株式会社 | シリコン酸化膜を形成する方法および装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0150048B1 (ko) * | 1994-12-23 | 1998-10-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| US5559735A (en) * | 1995-03-28 | 1996-09-24 | Oki Electric Industry Co., Ltd. | Flash memory having select transistors |
| JP3878681B2 (ja) * | 1995-06-15 | 2007-02-07 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US5780893A (en) * | 1995-12-28 | 1998-07-14 | Nippon Steel Corporation | Non-volatile semiconductor memory device including memory transistor with a composite gate structure |
| KR100237014B1 (ko) * | 1997-06-27 | 2000-01-15 | 김영환 | 플래쉬 이이피롬 셀 제조 방법 |
| JP3378879B2 (ja) * | 1997-12-10 | 2003-02-17 | 松下電器産業株式会社 | 不揮発性半導体記憶装置及びその駆動方法 |
| JP2978477B1 (ja) * | 1998-06-12 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| KR20000044872A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 플래쉬 메모리 셀의 제조 방법 |
| US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
-
2002
- 2002-09-11 KR KR10-2002-0055002A patent/KR100442883B1/ko not_active IP Right Cessation
-
2003
- 2003-08-29 JP JP2003308052A patent/JP4425588B2/ja not_active Expired - Fee Related
- 2003-09-01 TW TW092124071A patent/TWI239073B/zh not_active IP Right Cessation
- 2003-09-05 US US10/655,308 patent/US6960527B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006222367A (ja) * | 2005-02-14 | 2006-08-24 | Oki Electric Ind Co Ltd | 不揮発性半導体メモリ装置、駆動方法、及び製造方法 |
| JPWO2006095890A1 (ja) * | 2005-03-07 | 2008-08-21 | 日本電気株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200404350A (en) | 2004-03-16 |
| US20040048481A1 (en) | 2004-03-11 |
| US6960527B2 (en) | 2005-11-01 |
| KR100442883B1 (ko) | 2004-08-02 |
| TWI239073B (en) | 2005-09-01 |
| KR20040023294A (ko) | 2004-03-18 |
| JP4425588B2 (ja) | 2010-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7410857B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| KR100493022B1 (ko) | Ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의 제조 방법 | |
| JP4583910B2 (ja) | 半導体装置のトランジスタ及びその製造方法 | |
| KR100446308B1 (ko) | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 | |
| JP4425588B2 (ja) | 側壁ゲートとｓｏｎｏｓセル構造を有する不揮発性メモリ素子の製造方法 | |
| US7514311B2 (en) | Method of manufacturing a SONOS memory | |
| US7687345B2 (en) | Flash memory device and method of manufacturing the same | |
| US6844589B2 (en) | Non-volatile SONOS memory device and method for manufacturing the same | |
| KR100606928B1 (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| KR100898440B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| US7220651B2 (en) | Transistor and method for manufacturing the same | |
| KR100806039B1 (ko) | 플래시 메모리 소자 및 이의 제조 방법 | |
| JPH10144810A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR100642383B1 (ko) | 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법 | |
| KR100515374B1 (ko) | 플래쉬 메모리 및 그 제조방법 | |
| JP5162129B2 (ja) | 半導体装置 | |
| KR100632048B1 (ko) | 플래시 메모리의 부유 게이트 형성 방법 | |
| KR100660284B1 (ko) | 스플리트 게이트 구조를 가지는 비휘발성 기억 소자 및 그제조 방법 | |
| KR100262002B1 (ko) | 플래쉬 메모리 제조방법 | |
| KR20090003744A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR20100079159A (ko) | 반도체 플래시 메모리 제조 방법, 이를 구현하기 위한 플래시 메모리 셀 | |
| KR20090067252A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20060011436A (ko) | 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법 | |
| KR20060024684A (ko) | 로컬 오엔오 패턴을 갖는 비휘발성 메모리 소자 및 그제조 방법 | |
| KR20060000790A (ko) | 플래쉬 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060330 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090818 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091201 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091209 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131218 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |