KR20060011436A - 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
질화막 내의 전하의 누설을 방지할 수 있는 로컬 오엔오형 비휘발성 메모리 제조 방법이 제공된다. 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 터널링 산화막, 질화막, 버퍼링 산화막, 및 오엔오 패턴을 정의하는 포토 레지스터 패턴을 형성하는 단계, 포토 레지스터 패턴을 식각마스크로 하여 버퍼링 산화막, 질화막, 및 터널링 산화막을 차례대로 식각하여 터널링 산화막 패턴, 질화막 패턴, 및 버퍼링 산화막 패턴이 적층된 오엔오 패턴을 형성하는 단계, 포토 레지스터 패턴을 제거하고 오엔오 패턴 중 외부로 노출된 질화막 패턴을 산화시키는 단계, 오엔오 패턴의 단차를 따라 컨포말하게 블로킹 산화막을 형성하는 단계, 및 블로킹 산화막 상에 게이트 전극을 형성하고, 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.
로컬 오엔오, 비휘발성, 반도체 소자, 라디칼 산화 공정, 비휘발성 메모리, 전하 누설
Description
도 1a 내지 도 1d는 종래의 로컬 오엔오 패턴을 형성하는 방법을 나타내는 단면도이다.
도 2은 본 발명에 의한 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 3a 내지 3f는 도 2의 각 공정 단계별 중간구조물의 단면도들이다.
도 4a는 라디칼 산화 공정을 거치지 않고 제조된 로컬 오엔오형 비휘발성 메모리 소자의 문턱전압의 분포를 나타내는 그래프이고, 도 4b는 라디칼 산화 공정을 거친 로컬 오엔오형 비휘발성 메모리 소자의 문턱전압의 분포를 나타내는 그래프이다.
(도면의 주요 부호에 대한 설명)
300: 반도체 기판 310: 터널링 산화막
320: 질화막 325: 노출된 질화막 영역
325': 산화된 질화막 330: 버퍼링 산화막
340: 포토 레지스터 패턴 350: 플라즈마
360: 블로킹 산화막 370: 게이트 전극
380: 소오스 영역 390: 드레인 영역
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로서, 특히 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
종래의 비휘발성 메모리 소자는 플로팅 게이트(floating gate)형이 주로 사용되었으나, 최근 들어 플로팅 게이트형 비휘발성 메모리 소자와 구동방식이 비슷하고 폴리실리콘막으로된 플로팅 게이트 대신에 질화막을 전하 저장층으로 이용하여 전하를 저장하기 때문에 소자의 수직 두께를 낮추어 집적도를 향상시킬 수 있는 오엔오(Oxide-Nitride-Oxide)구조의 비휘발성 메모리 소자가 주목받고 있다. 그 중에서도 특히 전하저장층으로 기능하는 질화막을 일부영역에만 분포시키는 형태를 지닌 로컬 오엔오형 비휘발성 메모리 소자가 많이 연구되고 있다.
도 1a 내지 도 1d는 종래의 로컬 오엔오 패턴을 형성하는 방법을 나타내는 단면도이다.
로컬 오엔오 패턴을 형성하기 위해서는 먼저, 도 1a에 도시한 바와 같이 반도체 기판(100) 상에 터널링 산화막(110), 질화막(120), 버퍼링 산화막(130), 오엔오 패턴을 정의하는 포토레지스터 패턴(140)을 형성한다.
이어서, 도 1b에 도시한 바와 같이 포토레지스터 패턴(140)을 식각 마스크로하여 플라즈마(150)에 의한 식각을 실시한다.
다음으로, 도 1c에 도시한 바와 같이 포토레지스터 패턴(140)을 제거하고, 플라즈마(150) 식각에 의해 형성된 단차를 따라 컨포말(conformal)하게 블로킹 산화막(160)을 형성하여 오엔오 패턴을 완성한다.
마지막으로, 도 1d에 도시한 바와 같이 게이트 전극(170)과 소오스(180)영역 및 드레인 영역(190)을 형성한다.
그러나, 포토레지스터 패턴(140)을 식각 마스크로 사용하여 식각공정을 실시하게 되면, 도 1b에 도시한 바와 같이 포토레지스터 패턴(140)의 일부분도 플라즈마(150)에 의해 식각된다.
그로 인해, 포토레지스터 패턴(140) 아래의 버퍼링 산화막(130)의 에지(edge)부분도 식각이 이루어져 버퍼링 산화막(130) 하부의 질화막(120)이 노출되게 된다. (노출된 질화막: 125)
그 후, 도 1c에 도시한 바와 같이 블로킹 산화막(160)을 컨포말(conformal)하게 형성하게 되면, 플라즈마 식각에 의해 노출된 질화막(125)에 절연층 역할을 하는 산화막 두께가 얇아지게 된다.
이처럼 소자 형성단계에서 질화막(120) 상의 블로킹 산화막(160)의 두께가 얇은 부분이 존재하게 되면 소자 형성 공정이 종료된 후 이 부분을 통하여 전하(charge)의 누설(leakage)이 생기게 되어 결국 셀의 데이터 보존 특성을 저하시키게 된다.
그렇다고 블로킹 산화막(160)의 두께를 크게 하면 전하의 누설은 방지할 수 있으나, 셀을 동작시키기 위한 높은 바이어스(bias) 전원이 요구되고, 두께 방향으 로의 집적도를 저하시키게 된다.
본 발명이 이루고자 하는 기술적 과제는 플라즈마 식각 공정에 의해 노출된 질화막을 라디칼 산화 공정에 의해 산화시키는 공정을 추가함으로써 전하의 누설로 인한 데이터 보존 특성이 열화되는 것을 방지하는 데에 있다.
발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명의 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법은 반도체 기판 상에 터널링 산화막, 질화막, 버퍼링 산화막, 및 오엔오 패턴을 정의하는 포토 레지스터 패턴을 형성하는 단계, 포토 레지스터 패턴을 식각마스크로 하여 버퍼링 산화막, 질화막, 및 터널링 산화막을 차례대로 식각하여 터널링 산화막 패턴, 질화막 패턴, 및 버퍼링 산화막 패턴이 적층된 오엔오 패턴을 형성하는 단계, 포토 레지스터 패턴을 제거하고 오엔오 패턴 중 외부로 노출된 질화막 패턴을 산화시키는 단계, 오엔오 패턴의 단차를 따라 컨포말하게 블로킹 산화막을 형성하는 단계, 및 블로킹 산화막 상에 게이트 전극을 형성하고, 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
도 2은 본 발명에 의한 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 흐름도이고, 도 3a 내지 3f는 도 2의 각 공정 단계별 중간구조물의 단면도들이다.
먼저, 도 3a에 도시한 바와 같이 반도체 기판(300) 상에 터널링 산화막(310), 질화막(320), 버퍼링 산화막(330) 및 포토레지스터 패턴(340)을 차례대로 형성한다(S200).
이때, 터널링 산화막(310)은 반도체 기판(300)내의 전하들이 질화막(320)에 저장될 때 터널링 되는 영역으로 열적 산화법(thermal oxidation), 원자층 증착법(atomic layer deposition; ALD)에 의한 형성도 가능하나, 화학 기상 증착법(chemical vapor deposition)에 의해 형성하는 것이 바람직하다.
질화막(320)은 전하 저장층으로서 화학 기상 증착법에 의해 형성된다.
버퍼링 산화막(330)은 포토 레지스터 패턴(340)이 질화막(320) 상에 직접 형성되면, 후에 포토 레지스터 패턴(340)을 제거하는 애싱(ashing)공정이 일어날 경 우 질화막(320)의 손상이 생길 수 있으므로, 이를 방지하기 위한 완충층으로 작용하며, 후에 형성될 블로킹 산화막과 같은 성분이 되도록 하는 것이 바람직하다.
또한, 버퍼링 산화막(330)도 터널링 산화막과 마찬가지로 열적 산화법, 원자층 증착법에 의한 형성도 가능하나 화학 기상 증착법으로 형성하는 것이 가장 바람직하다.
포토 레지스터 패턴(340)은 오엔오 영역이 정의되는 곳에만 형성하며 후에 식각공정시 식각 마스크로 작용한다.
이어서, 도 3b에 도시한 바와 같이 포토 레지스터 패턴(340)을 식각마스크로 하여 식각 공정을 실시하여 오엔오 패턴을 형성한다(S210).
식각 방법으로는 습식 식각도 가능하나 비등방성 식각이 가능한 플라즈마(350)에 의한 건식 식각을 하는 것이 바람직하다.
그러나, 플라즈마(350)에 의한 건식 식각은 물리적 식각으로서 비등방성 식각이 가능하다는 장점은 있으나 화학적 식각인 습식 식각에 비해 피식각체에 대한 선택성(selectivity)이 떨어져 포토 레지스터 패턴(340)의 일부에 대해서도 식각이 이루어 지게 된다.
이로 인해 도 3c에 도시한 바와 같이 포토 레지스터 패턴(340) 하부의 버퍼링 산화막(330)에 대해서도 플라즈마(350)에 의한 식각이 이루어져 결국 하부 질화막(320)이 노출되게 되는 구조를 갖게 된다(노출된 질화막 영역; 325).
그 다음으로 도 3d에 도시한 바와 같이 오엔오 패턴 중 식각에 의해 노출된 질화막을 산화 한다(S220).
이때, 산화 공정은 노출된 질화막(325)을 산화시키기 위한 공정으로서, 라디칼 산화(radical oxidation) 방법을 사용하여 수행할 수 있다.
즉, 노출된 질화막(325)이 있는 반도체 기판(300)을 반응 챔버(reaction chamber)에 로딩시킨 후, 반응 챔버 내에 산소 라디칼(O*)을 발생시킨다.
발생된 산소 라디칼(O*)은 질화막(320) 표면에서 반응하여 질화막(320) 표면을 산화시킨다.(산화된 질화막; 325')
라디칼 산화 방법을 수행하는데 있어서, 플라즈마 방식을 이용해 산소 라디칼(O*)을 발생시킬 수 있고, 또는 고온의 습식 산화 조건에 의해 산소 라디칼(O*)이 발생되도록 할 수 있다.
플라즈마 방식을 이용할 경우, 플라즈마 반응 챔버 내에 크립톤(Kr) 가스와 산소(O2) 가스를 포함하는 반응가스를 주입하면서 RF(Radio Frequency) 파워를 인가하면, 산소 가스로부터 산소 라디칼(O*)이 발생된다.
크립톤(Kr) 가스 대신에 헬륨(He) 가스 또는 아르곤(Ar) 가스를 사용해도 무방하며, 산소 가스 대신에 오존(O3) 가스나 아산화 질소(N2O) 가스를 사용할 수도 있다.
이와 같이 식각에 의해 노출된 질화막(325)을 산화시키게 되면 절연성이 좋아져 노출된 질화막(325)을 통한 전하의 누설을 방지할 수 있게 된다.
그 다음으로, 도 3e에 도시한 바와 같이 식각에 의해 형성된 오엔오 패턴의 단차를 따라 컨포말(conformal)하게 블로킹 산화막(360)을 형성한다(S230).
이때 블로킹 산화막(360)은 질화막(320)에 트래핑된 전하가 누설되는 것을 방지하고 주변층으로부터 질화막(320)으로 정공이 주입되는 것을 방지하기 위한 것으로, 열적 산화법, 원자층 증착법에 의해서도 형성이 가능하나, 화학 기상 증착법에 의해 형성하는 것이 바람직하다.
또한, 비휘발성 반도체 소자의 집적도나 바이어스(bias) 전압을 고려했을 때 버퍼링 산화막(330)과 블로킹 산화막(360)의 두께의 합이 50~200Å, 바람직하게는 90Å이 되도록 한다.
마지막으로, 도 3f에 도시한 바와 같이 블로킹 산화막(360) 상에 게이트 전극(370)을 형성하고, 반도체 기판(300)에 소오스(380)영역과 드레인(390)영역을 형성한다(S240).
이때, 게이트 전극(370)으로 폴리 실리콘(Poly Silicon)을 사용하게 되면, SONOS형 비휘발성 메모리가 되고, 금속(metal)을 사용하게 되면 MONOS형 비휘발성 메모리가 된다.
이하에서는 상기와 같이 로컬 오엔오형 비휘발성 메모리 제조 공정에 있어 노출된 질화막을 산화시키는 공정을 두게 되면 질화막내의 전하의 누설을 방지하여 셀의 문턱전압(Vth)을 일정하게 유지된다는 것을 구체적인 실험예들을 들어 설명한다. 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
도 4a는 라디칼 산화 공정을 거치지 않고 제조된 로컬 오엔오형 비휘발성 메모리 소자의 문턱전압의 분포를 나타내는 그래프이다.
도 4a에서 보는 바와 같이, 라디칼 산화 공정을 거치지 않은 로컬 오엔오형 비휘발성 메모리 소자의 경우엔 초기 문턱전압(Vth(초기)) 분포값은 약 3~5V정도 이나, 12시간이 경과한 후의 문턱전압(Vth(12h)) 분포 값은 약 2~3V정도로 전체적으로 약 1V 정도의 문턱전압 값이 떨어짐을 알 수 있다.
이는 질화막에 전하가 많이 저장될수록 문턱전압의 값이 상승한다는 사실에 비추어 볼 때 질화막 내의 전하가 외부로 누설되었다는 것을 보여준다.
도 4b는 라디칼 산화 공정을 거친 로컬 오엔오형 비휘발성 메모리 소자의 문턱전압의 분포를 나타내는 그래프이다.
도 4b에서 보는 바와 같이, 라디칼 산화 공정을 거친 로컬 오엔오형 비휘발성 메모리 소자의 경우엔 초기 문턱전압(Vth(초기)) 의 분포값과 12시간이 경과한 후의 문턱전압(Vth(12h)) 의 분포값이 모두 약 3~5V의 범위내에서 분포됨을 알 수 있다.
이는 질화막에 저장된 전하들이 12시간이 경과하더라도 외부로 누설됨이 없이 그대로 유지된다는 것을 알 수 있는 것으로서, 본 발명에 의한 라디칼 산화 공정에 의해 질화막내의 전하가 외부로 누설되는 것을 효과적으로 방지하고 있음을 보여준다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있 으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 일 실시예에 따른 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법에 의하면 플라즈마 식각에 의해 노출된 질화막을 라디칼 산화 공정에 의해 산화시킴으로써 플라즈마 식각에 의해 노출된 질화막을 통한 질화막 내의 전하의 누설을 방지할 수 있게 된다.
Claims (3)
- (a) 반도체 기판 상에 터널링 산화막, 질화막, 버퍼링 산화막, 및 오엔오 패턴을 정의하는 포토 레지스터 패턴을 형성하는 단계;(b) 상기 포토 레지스터 패턴을 식각마스크로 하여 상기 버퍼링 산화막, 질화막, 및 터널링 산화막을 차례대로 식각하여 터널링 산화막 패턴, 질화막 패턴, 및 버퍼링 산화막 패턴이 적층된 오엔오 패턴을 형성하는 단계;(c) 상기 포토 레지스터 패턴을 제거하고 상기 오엔오 패턴중 외부로 노출된 질화막 패턴을 산화시키는 단계;(d) 상기 오엔오 패턴의 단차를 따라 컨포말하게 블로킹 산화막을 형성하는 단계; 및(e) 상기 블로킹 산화막 상에 게이트 전극을 형성하고, 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함하는 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 (c) 단계의 산화는 라디칼 산화 공정에 의해 이루어지는 것을 특징으로 하는 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼링 산화막과 상기 블로킹 산화막의 두께의 합은 50~200Å인 것을 특징으로 하는 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040060283A KR20060011436A (ko) | 2004-07-30 | 2004-07-30 | 로컬 오엔오형 비휘발성 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
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| KR20060011436A true KR20060011436A (ko) | 2006-02-03 |
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ID=37121480
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| KR (1) | KR20060011436A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100829612B1 (ko) * | 2006-09-07 | 2008-05-14 | 삼성전자주식회사 | 박막 형성 방법 및 전하 트랩형 비휘발성 메모리 장치의제조 방법. |
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2004
- 2004-07-30 KR KR1020040060283A patent/KR20060011436A/ko not_active Application Discontinuation
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| KR100829612B1 (ko) * | 2006-09-07 | 2008-05-14 | 삼성전자주식회사 | 박막 형성 방법 및 전하 트랩형 비휘발성 메모리 장치의제조 방법. |
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