JP2009016823A - 電荷トラップ層を有する不揮発性メモリ素子の製造方法 - Google Patents
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Abstract
【課題】エッチングダメージから生じる素子特性の劣化を防止し、漏洩電流の発生を抑制する電荷トラップ層を有する不揮発性メモリ素子の製造方法を提供する。
【解決手段】基板上にトンネリング層110、電荷トラップ層120、遮蔽層130及びコントロールゲート電極膜140を順次形成する段階と、マスク膜パターン150をエッチングマスクとして用いた第1エッチングで前記マスク膜パターン150によって露出したコントロールゲート電極膜140を除去し、前記第1エッチングは、前記遮蔽層130も所定厚さだけ除去されるように行う段階と、コントロールゲート電極膜140及び遮蔽層130の側壁上に絶縁性遮断膜162を形成する段階と、前記マスク膜パターン及び遮断膜162をエッチングマスクとして用いた第2エッチングで遮蔽層130の露出部分を除去する段階とを含んで電荷トラップ層120を有する不揮発性メモリ素子の製造方法を構成する。
【選択図】図5
【解決手段】基板上にトンネリング層110、電荷トラップ層120、遮蔽層130及びコントロールゲート電極膜140を順次形成する段階と、マスク膜パターン150をエッチングマスクとして用いた第1エッチングで前記マスク膜パターン150によって露出したコントロールゲート電極膜140を除去し、前記第1エッチングは、前記遮蔽層130も所定厚さだけ除去されるように行う段階と、コントロールゲート電極膜140及び遮蔽層130の側壁上に絶縁性遮断膜162を形成する段階と、前記マスク膜パターン及び遮断膜162をエッチングマスクとして用いた第2エッチングで遮蔽層130の露出部分を除去する段階とを含んで電荷トラップ層120を有する不揮発性メモリ素子の製造方法を構成する。
【選択図】図5
Description
本発明は、不揮発性メモリ素子の製造方法に関するもので、特に、電荷トラップ層を有する不揮発性メモリ素子の製造方法に関するものである。
一般的に、データを保存するために用いられる半導体メモリ素子は、揮発性及び不揮発性メモリ素子に区分される。揮発性メモリ素子は、電源供給の中断によって保存データを消失するが、不揮発性メモリ素子は、電源供給が中断される場合も保存データを維持する。したがって、不揮発性メモリ素子は、移動電話システム、音楽及び/または映像データを保存するためのメモリカード、及びその他の応用装置などのように、電源を常に使用できないか、頻繁に電源が中断されるか、または、低い電力使用が要求される状況で幅広く用いられる。
通常、不揮発性メモリ素子のセルトランジスタは、フローティングゲート構造を有する。ここで、フローティングゲート構造は、セルトランジスタのチャネル領域上に順次積層されるゲート絶縁膜、フローティングゲート電極、ゲート間絶縁膜及びコントロールゲート電極を含む。しかしながら、このフローティングゲート構造においては、集積度の増加によって様々な干渉現象が激しく発生するので、素子の集積度を増加させるのに限界があった。したがって、最近は、集積度の増加によっても干渉現象が少なく発生する、電荷トラップ層を有する不揮発性メモリ素子に対する関心が益々増大している。
一般的に、電荷トラップ層を有する不揮発性メモリ素子は、内部にチャネル領域を有する基板、トンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極が順次積層される構造を有する。このように電荷トラップ層を有する不揮発性メモリ素子は、フローティングゲート構造に比べて高い集積度を実現できるが、相対的に消去動作速度が遅いという短所を有する。このような短所を克服するためには、消去動作時にコントロールゲート電極に印加される電圧の大きさを増大させるべきである。ところが、消去動作時に高電圧がコントロールゲート電極に印加されると、コントロールゲート電極内の各電子が遮蔽層を貫通して電荷トラップ層内に入る、バックワードトンネリング(backward tunneling)現象が起きるという問題が発生しうる。したがって、最近は、このバックワードトンネリング現象の発生を抑制するために、アルミニウムオキサイド(Al2O3)膜などの高い誘電率を有するハイケー(high―k)絶縁膜を遮蔽層として使用し、仕事関数が充分に大きい金属ゲートをコントロールゲート電極として使用する構造が提案されている。この構造は、MANOS(Metal―Alumina―Nitride―Oxide―Silicon)構造とも呼ばれる。
MANOS素子を形成するためには、まず、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次積層する。このとき、トンネリング層はオキサイド膜で形成し、電荷トラップ層はナイトライド膜で形成し、遮蔽層はアルミナ膜で形成し、コントロールゲート電極膜は金属膜で形成することができる。次に、ハードマスク膜パターンを用いたエッチングを行い、コントロールゲート電極膜の露出部分をエッチングした後、露出される遮蔽層に対するエッチングも行う。通常、遮蔽層に対するエッチングが充分に行われるようにオーバーエッチングを行うが、このオーバーエッチングによって電荷トラップ層も所定厚さだけエッチングされる。次に、露出された電荷トラップ層及びトンネリング層をエッチングした後、ハードマスク膜パターンを除去する。
しかしながら、遮蔽層に対するオーバーエッチングを行う過程で、遮蔽層及び電荷トラップ層の露出側壁と電荷トラップ層の露出表面がイオン爆撃(ion bombardment)によってエッチングダメージを受けるとともに、エッチングによる副産物、例えば、アルミニウム(Al)や窒素(N)を含有した導電性ポリマーが遮蔽層の露出側壁上に付着される。この場合、エッチングダメージを受けた部分に所望でないトラップサイトが形成されるが、このトラップサイトに電子またはホールがトラップされる場合、漏洩電流が容易に生成される。また、遮蔽層の露出側壁上に付着された導電性ポリマーによって電荷移動経路が形成されるが、この電荷移動経路に沿って電荷トラップ層内の電荷がコントロールゲート電極に抜け出るようになり、結果として、素子のしきい電圧分布特性やリテンション特性が劣化する。
本発明が解決しようとする技術的課題は、製造過程でのエッチングによるエッチングダメージから生じる素子特性の劣化を防止するとともに、導電性ポリマーによって非正常的に形成される電荷移動経路を孤立させることで、漏洩電流の発生を抑制する電荷トラップ層を有する不揮発性メモリ素子の製造方法を提供することにある。
本発明の一実施例に係る電荷トラップ層を有する不揮発性メモリ素子の製造方法は、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と;マスク膜パターンをエッチングマスクとして用いた第1エッチングで、前記マスク膜パターンによって露出されるコントロールゲート電極膜を除去し、前記遮蔽層も所定厚さだけ除去されるように前記エッチングを行う段階と;前記エッチングによって露出されるコントロールゲート電極膜及び遮蔽層の側壁上に絶縁性遮断膜を形成する段階と;前記マスク膜パターン及び遮断膜をエッチングマスクとして用いた第2エッチングで遮蔽層の露出部分を除去する段階と;を含む。
本発明の他の実施例に係る電荷トラップ層を有する不揮発性メモリ素子の製造方法は、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と;マスク膜パターンをエッチングマスクとして用いた第1エッチングで、前記マスク膜パターンによって露出されるコントロールゲート電極膜を除去し、前記遮蔽層も所定厚さだけ除去されるように前記エッチングを行う段階と;前記エッチングによって露出されるコントロールゲート電極膜及び遮蔽層の側壁上に絶縁性遮断膜を形成する段階と;前記マスク膜パターン及び遮断膜をエッチングマスクとして用いた第2エッチングで遮蔽層の露出部分を除去し、前記電荷トラップ層が所定厚さだけ除去されるように前記第2エッチングをオーバーエッチングとして行う段階と;エッチングダメージ治癒工程を行い、前記第2エッチングによって露出される遮蔽層の側壁及び電荷トラップ層の露出部分にエッチングダメージ治癒膜を形成する段階と;を含む。
本発明の更に他の実施例に係る電荷トラップ層を有する不揮発性メモリ素子の製造方法は、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と;マスク膜パターンをエッチングマスクとして用いた第1エッチングで前記コントロールゲート電極膜及び遮蔽層の露出部分を除去し、前記電荷トラップ層も所定厚さだけ除去されるように前記エッチングを行う段階と;前記エッチングによって露出されるコントロールゲート電極膜、遮蔽層及び電荷トラップ層の側壁上に絶縁性遮断膜を形成する段階と;を含む。
本発明の更に他の実施例に係る電荷トラップ層を有する不揮発性メモリ素子の製造方法は、基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と;マスク膜パターンをエッチングマスクとして用いた第1エッチングで前記コントロールゲート電極膜及び遮蔽層の露出部分を除去し、前記トンネリング層も所定厚さだけ除去されるように前記エッチングを行う段階と;前記エッチングによって露出されるコントロールゲート電極膜、遮蔽層、電荷トラップ層及びトンネリング層の側壁上に絶縁性遮断膜を形成する段階と;を含む。
本発明は、エッチング時に発生する導電性ポリマーによる電荷漏洩経路を遮断するために、前記エッチングが行われる前に、電荷トラップ層の上部側壁とコントロールゲート電極側壁に遮断膜を形成する段階を含む。また、エッチングダメージを治癒して所望でないトラップサイトの形成を抑制するために、エッチングが行われた後、エッチングダメージ治癒工程を行う段階を含む。
本発明によると、コントロールゲート電極のエッチング時、遮蔽層の一部側壁も露出させた後、遮蔽層の側壁上に遮断膜を形成することで、後続の遮蔽層エッチング時に電荷トラップ層の側壁に導電性ポリマーが付着される場合も、遮断膜によって導電性ポリマーとコントロールゲート電極とを電気的に分離させ、電荷トラップ層からコントロールゲート電極への電荷漏洩を抑制することができる。さらに、後続のエッチングダメージ治癒工程を行い、エッチング時における電荷トラップ層の露出部分に対するエッチングダメージによる所望でないトラップサイトの生成を治癒することで、素子のしきい電圧分布特性及びリテンション特性の劣化を防止することができる。
以下、本発明を図面に基づいて一層詳細に説明する。
図1〜図6は、本発明の一実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。
図1に示すように、基板100上にトンネリング層110を形成する。基板100は、シリコン基板であるが、場合によっては、シリコン以外に絶縁膜上のシリコン(Silicon On Insulator:SOI)膜でもある。トンネリング層110は、約20Å〜60Å厚さのオキサイド膜で形成することができる。次に、トンネリング層110上に電荷トラップ層120を形成する。電荷トラップ層120は、約20Å〜100Å厚さのシリコンナイトライド膜で形成することができる。他の実施例において、電荷トラップ層120は、化学量論的(stoichiometric)シリコンナイトライド及びシリコンリッチシリコンナイトライド膜のうち少なくとも何れか一つを含んで形成することもできる。電荷トラップ層120がシリコンリッチシリコンナイトライド膜を含む場合、シリコン(Si)と窒素(N)の比率は、約0.85:1〜10:1に設定される。このとき、シリコンと窒素の比率は、シリコンソースガスと窒素ソースガスの供給比を調節することで適切に調節することができる。
次に、電荷トラップ層120上に遮蔽層130を形成する。遮蔽層130は、誘電常数が少なくとも8以上である高誘電率(high−k)の絶縁膜で形成することができる。高誘電率(high−k)の絶縁膜は、約50Å〜300Å厚さのアルミナ(Al2O3)膜を含む。他の実施例において、高誘電率(high−k)の絶縁膜は、ハフニウムオキサイド(HfO2)膜、ハフニウムアルミニウムオキサイド(HfAlO)膜、またはジルコニウムオキサイド(ZrO2)膜を含む。更に他の実施例において、遮蔽層は、化学気相蒸着(CVD)方法によってオキサイド膜で形成することもできる。遮蔽層130を高誘電率(high−k)の絶縁膜で形成した後、急速熱処理(Rapid Thermal Processing:RTP)を行って遮蔽層130を密集化(densification)させることもできる。
次に、遮蔽層130上にコントロールゲート電極140を形成する。コントロールゲート電極140は、約4.5eV以上の仕事関数を有する金属膜、例えば、チタニウムナイトライド(TiN)膜、タンタルナイトライド(TaN)膜、ハフニウムナイトライド(HfN)膜、またはタングステンナイトライド(WN)膜で形成することができる。一実施例において、コントロールゲート電極140上に、ワードラインとして用いられる金属膜を形成することもできるが、この金属膜は、タングステン(W)膜/タングステンシリサイド(WSi)膜/ポリシリコン膜の構造で形成することができる。コントロールゲート電極140を形成した後、その上にマスク膜パターン150を形成する。マスク膜パターン150は、コントロールゲート電極140の一部を露出させる開口部152を有する。このとき、マスク膜パターン150は、ナイトライド膜で形成するか、または、オキシナイトライド膜とオキサイド膜の二重膜で形成する。
図2に示すように、マスク膜パターン150をエッチングマスクとして用いた第1エッチングで、コントロールゲート電極140の露出部分を除去する。この第1エッチングは、乾式エッチング方法、例えば、反応性イオンエッチング(Reactive Ion Etching:RIE)方法を用いて行う。この場合、使用されるエッチングガスは、コントロールゲート電極140を構成する物質種類によって変わり得る。一例として、コントロールゲート電極140がチタニウムナイトライド(TiN)膜からなる場合、BCl3ガス、Cl2ガス、またはBCl3ガスとCl2ガスの混合物をエッチングガスとして用いる。前記第1エッチングは、コントロールゲート電極140の露出部分が除去された後、露出される遮蔽層が所定厚さだけ除去されるように行う。遮蔽層130の除去厚さD2は、遮蔽層130の全体厚さD1の約20%〜50%になる。例えば、遮蔽層130が50Åの全体厚さD1を有する場合、遮蔽層130の除去厚さD2は、約10Å〜25Åになる。そして、遮蔽層130が300Åの全体厚さD1を有する場合、遮蔽層130の除去厚さD2は、約60Å〜150Åになる。何れの場合においても、遮蔽層130は、少なくとも10Åの厚さだけ除去される。このようなエッチングによってコントロールゲート電極140の側壁が全て露出され、遮蔽層130の上部側壁が所定厚さだけ露出される。
図3に示すように、図2に示した結果物の全面に、遮断膜形成のための絶縁膜160を形成する。この絶縁膜160は、遮蔽層130、コントロールゲート電極140及びマスク膜パターン150の露出全面に形成される。絶縁膜160は、電荷トラップ層120とコントロールゲート電極140との間の電荷移動通路を遮断するためのもので、例えば、約20Å〜100Å厚さのナイトライド膜で形成する。他の例として、絶縁膜160は、低圧化学気相蒸着(Low Pressure Chemical Vapor Deposition:LPCVD)方法によるオキサイド膜、原子層蒸着(Atomic Layer Deposition:ALD)方法やプラズマ強化化学気相蒸着(Plasma Enhanced CVD:PECVD)方法によるオキサイド膜、またはオキシナイトライド膜で形成することもできる。更に他の例として、絶縁膜160は、アルミナ(Al2O3)膜や、その他の高誘電率(high−k)の誘電膜で形成することもできる。
図4に示すように、絶縁膜160に対する異方性エッチングを行う。この異方性エッチングは、エッチバック方法を用いて行うことができる。場合によっては、他の乾式エッチング方法を用いて行うこともできる。何れの方法によっても、異方性エッチングは、マスク膜パターン150上部と遮蔽層130上部の絶縁膜160が除去されるように行う。この異方性エッチングによって、マスク膜パターン150の上部表面と遮蔽層130の一部上部表面が露出され、遮蔽層130の一部上部側壁、コントロールゲート電極140の側壁及びマスク膜パターン150の側壁上には、残った絶縁膜からなる遮断膜162が形成される。
図5に示すように、露出された遮蔽層130に対する第2エッチングを行って遮蔽層130の露出部分を除去する。第2エッチングも、反応性イオンエッチング(RIE)などの乾式エッチング方法を用いて行う。この場合、使用される反応ガスは、遮蔽層130を構成する物質種類によって異なり得るが、一例として、遮蔽層130がアルミナ(Al2O3)膜からなる場合、エッチングガスとしてBCl3及びCH4ガスを用いることができる。前記第2エッチングでは、遮蔽層130の露出部分が除去されることで、露出される電荷トラップ層120も所定厚さだけ除去される。場合によっては、電荷トラップ層120の露出部分を全て除去し、下部のトンネリング層110の上部面を露出させることもできる。前記第2エッチングが行われる間、遮蔽層130の側壁には導電性ポリマー170が形成される。しかし、遮断膜162によって電荷トラップ層120とコントロールゲート電極140との間に電気的な障壁が形成されることで、導電性ポリマー170によって遮蔽層120の側壁に電荷移動経路が形成される場合も、遮断膜162によって電荷トラップ層120からコントロールゲート電極140への電荷移動が抑制される。前記第2エッチングによってエッチングされる電荷トラップ層120の厚さD4は、少なくとも電荷トラップ層120の全体厚さD3の50%以上になる。例えば、電荷トラップ層120が20Åの全体厚さD3を有する場合、電荷トラップ層120の除去厚さD4は、少なくとも10Å以上になる。そして、電荷トラップ層120が100Åの全体厚さD3を有する場合、電荷トラップ層120の除去厚さD4は、少なくとも50Å以上になる。
図6に示すように、遮蔽層130及び電荷トラップ層120の露出側壁と、電荷トラップ層120の露出上部面に対してエッチングダメージ治癒工程を行う。前記エッチングダメージ治癒工程は、図面の矢印で示すように、NH3処理で行うことができる。一実施例において、NH3処理は、急速熱処理(RTP)方法を用いて行うことができる。この場合、急速熱処理用チャンバー内部をNH3雰囲気に形成し、温度を約700℃〜1000℃に設定する。他の実施例において、NH3処理は、ファーネスでの熱処理方法を用いて行うこともできる。この場合、ファーネスの温度は、約700℃〜1000℃になる。更に他の実施例において、NH3処理は、プラズマ方法を用いて行うこともできる。この場合、プラズマチャンバー内にN2ガスを供給してプラズマ状態に励起させた後、プラズマ状態の窒素を基板に向けて注入する。NH3処理を行った後は、水素成分除去のための急速熱処理またはファーネスでの熱処理を行うこともできる。場合によっては、NH3雰囲気の代わりにN2雰囲気、O2雰囲気、または選択的酸化雰囲気でエッチングダメージ治癒工程を行うこともできる。前記エッチングダメージ治癒工程によって、遮蔽層130及び電荷トラップ層120の露出側壁と電荷トラップ層120の露出表面に窒素成分が注入されることで、エッチングダメージによって生じた所望でないトラップサイトが除去されたエッチングダメージ治癒膜170が形成される。遮蔽層130がアルミナからなる場合、遮蔽層130側面のエッチングダメージ治癒膜170はAlON膜になる。
図7〜図10は、本発明の他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。図7〜図10において、図1〜図6と同一の参照符号は同一の要素を示している。
まず、図1に基づいて説明したように、基板100上にトンネリング層110、電荷トラップ層120、遮蔽層130、コントロールゲート電極140及びマスク膜パターン150を形成する。そして、マスク膜パターン150をエッチングマスクとして用いたエッチングを行う。このエッチングは、図7に示すように、電荷トラップ層120が所定厚さだけ除去されるまで行う。次に、図8に示すように、図7に示した結果物の全面に、遮断膜形成のための絶縁膜180を形成する。この絶縁膜180は、電荷トラップ層120、遮蔽層130、コントロールゲート電極140及びマスク膜パターン150の露出全面に形成される。この絶縁膜180は、電荷トラップ層120とコントロールゲート電極140との間の電荷移動通路を遮断するためのもので、例えば、約20Å〜100Å厚さのナイトライド膜で形成する。他の例として、絶縁膜180は、低圧化学気相蒸着(LPCVD)方法によるオキサイド膜、プラズマ強化化学気相蒸着(PECVD)方法によるオキサイド膜、またはオキシナイトライド膜で形成することもできる。更に他の例として、絶縁膜180は、アルミナ(Al2O3)膜やその他の高誘電率(high−k)の誘電膜で形成することもできる。
次に、図9に示すように、絶縁膜180に対する異方性エッチングを行う。この異方性エッチングは、マスク膜パターン150上部と電荷トラップ層120上部の絶縁膜180が除去されるように行う。この異方性エッチングによって、マスク膜パターン150の上部表面と電荷トラップ層120の一部上部表面が露出され、電荷トラップ層120の一部上部側壁、遮蔽層130の側壁、コントロールゲート電極140の側壁及びマスク膜パターン150の側壁上には、残った絶縁膜からなる遮断膜182が形成される。次に、図10に示すように、電荷トラップ層120の露出面に対するエッチングダメージ治癒工程を行う。エッチングダメージ治癒工程は、図6に基づいて説明した通りであるので、本実施例では省略する。前記エッチングダメージ治癒工程によって電荷トラップ層120の露出面に窒素成分が注入されることで、エッチングダメージによって生じる所望でないトラップサイトが除去されたエッチングダメージ治癒膜172が形成される。
図11及び図12は、本発明の更に他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。図11及び図12において、図1〜図6と同一の参照符号は同一の要素を示している。
まず、図11に示すように、本実施例に係る不揮発性メモリ素子の製造方法では、マスク膜パターン150をエッチングマスクとして用いてエッチングするとき、トンネリング層110が所定厚さだけ除去されるように行う点で上述した実施例と異なる。その後、全面に絶縁膜を形成し、異方性エッチングを行うと、図12に示すように、トンネリング層110の一部側壁上部、電荷トラップ層120の側壁、遮蔽層130の側壁及びコントロールゲート電極140の側壁、及びマスク膜パターン150の側壁上に遮断膜192が形成される。
図13及び図14は、本発明の他の実施例に係る不揮発性メモリ素子の製造方法を説明するために示した断面図である。図13及び図14において、図1〜図6と同一の参照符号は同一の要素を示している。
まず、図2に基づいて説明したように、マスク膜パターン150をエッチングマスクとして用いてコントロールゲート電極140に対するオーバーエッチングを行い、コントロールゲート電極140の露出部分を除去し、遮蔽層130の上部を所定厚さだけ除去する。このとき、図13に示すように、本実施例では、遮蔽層130及びコントロールゲート電極140の露出側壁の勾配、すなわち、コントロールゲート電極膜140及び遮蔽層130の露出側壁と基板100表面との間の角θが90゜より小さくなるようにエッチングを行う。このように遮蔽層130及びコントロールゲート電極140の露出側壁がネガティブ勾配を有することで、図14に示すように、遮断膜162'形成のための異方性エッチング時における遮断膜の損失を抑制し、充分な厚さの遮断膜162'を形成することができる。
図15は、本発明に係る不揮発性メモリ素子の製造方法によって形成された構造と、従来の方法によって形成された構造におけるリテンション特性を比較するために示したグラフである。図15を参照すると、本発明のように、遮断膜162を形成し、エッチングダメージ治癒工程としてNH3処理を行った場合(図面の"B"を参照)、しきい電圧変位が従来の場合(図面の"A"を参照)に比べて小さく示されるが、これは、電荷漏洩が小さいことを意味し、結局、リテンション特性が改善されることを意味する。
図16は、本発明に係る不揮発性メモリ素子の製造方法によって形成された構造と、従来の方法によって形成された構造における漏洩電流特性を比較するために示したグラフである。図16を参照すると、本発明のように、遮断膜162を形成し、エッチングダメージ治癒工程としてNH3処理を行った場合(図面の"D"を参照)、ゲート電圧の印加によって発生する漏洩電流量が、従来の場合(図面の"C"を参照)に比べて小さく示されるが、これは、漏洩電流特性が改善されることを意味する。
100 基板
110 トンネリング層
120 電荷トラップ層
130 遮蔽層
140 コントロールゲート電極
150 マスク膜パターン
110 トンネリング層
120 電荷トラップ層
130 遮蔽層
140 コントロールゲート電極
150 マスク膜パターン
Claims (39)
- 基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と;
マスク膜パターンをエッチングマスクとして用いた第1エッチングで、前記マスク膜パターンによって露出されるコントロールゲート電極膜を除去し、前記遮蔽層も所定厚さだけ除去されるように前記エッチングを行う段階と;
前記エッチングによって露出されるコントロールゲート電極膜及び遮蔽層の側壁上に絶縁性遮断膜を形成する段階と;
前記マスク膜パターン及び遮断膜をエッチングマスクとして用いた第2エッチングで遮蔽層の露出部分を除去する段階と;を含むことを特徴とする電荷トラップ層を有する不揮発性メモリ素子の製造方法。 - 前記電荷トラップ層は、20Å〜100Å厚さのナイトライド膜を含むことを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記電荷トラップ層は、化学量論的ナイトライド及びシリコンリッチナイトライド膜のうち少なくとも何れか一つを含むことを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記シリコンリッチナイトライド膜のシリコンと窒素の比率は、0.85:1〜10:1に設定されることを特徴とする請求項3に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記遮蔽層は、高誘電率の絶縁膜を含むことを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記高誘電率の絶縁膜は、アルミナ(Al2O3)、ハフニウムオキサイド(HfO2)、ハフニウムアルミニウムオキサイド(HfAlO)、ジルコニウムオキサイド(ZrO2)を含むことを特徴とする請求項5に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記遮蔽層は、オキサイド膜で形成することを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記コントロールゲート電極は、4.5eV以上の仕事関数を有する金属膜を含むことを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記第1エッチングによって除去される遮蔽層の厚さは、前記遮蔽層全体厚さの20%〜50%になることを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記第1エッチングは、前記コントロールゲート電極膜及び遮蔽層の露出側壁と、前記基板表面との間の角が90゜より小さい勾配を有するように行うことを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記遮断膜を形成する段階は、
前記第1エッチングの結果構造物の全面に、遮断膜形成のための絶縁膜を形成する段階と;
前記コントロールゲート電極膜及び遮蔽層の露出側壁上に残った前記絶縁膜で前記遮断膜が形成されるように、前記絶縁膜に対する異方性エッチングを行う段階と;を含むことを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。 - 前記異方性エッチングは、エッチバック方法を用いて行うことを特徴とする請求項11に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記遮断膜は、ナイトライド膜、原子層蒸着方法や低圧化学気相蒸着方法によるオキサイド膜、プラズマ強化化学気相蒸着方法によるオキサイド膜、オキシナイトライド膜、または高誘電率の誘電膜を含むことを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記遮断膜は、20Å〜100Åの厚さで形成することを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記第2エッチングは、前記電荷トラップ層が所定厚さだけ除去されるようにオーバーエッチングとして行う段階を含むことを特徴とする請求項1に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記オーバーエッチングによって除去される電荷トラップ層の厚さは、少なくとも前記電荷トラップ層全体厚さの50%以上になることを特徴とする請求項15に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記遮蔽層に対するオーバーエッチングによって露出される遮蔽層の側壁、及び電荷トラップ層の露出部分に対するエッチングダメージ治癒工程を行う段階をさらに含むことを特徴とする請求項16に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記エッチングダメージ治癒工程は、NH3処理、N2処理、O2処理または選択的酸化処理で行うことを特徴とする請求項17に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記NH3処理は、急速熱処理方法を用いたり、ファーネスでの熱処理方法を用いたり、またはプラズマ方法を用いて行うことを特徴とする請求項18に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記急速熱処理方法またはファーネスでの熱処理方法を用いたNH3処理は、700℃〜1000℃の温度で行うことを特徴とする請求項19に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記NH3処理を行った後に、水素成分除去のための急速熱処理またはファーネスでの熱処理を行う段階をさらに含むことを特徴とする請求項18に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と;
マスク膜パターンをエッチングマスクとして用いた第1エッチングで、前記マスク膜パターンによって露出されるコントロールゲート電極膜を除去し、前記遮蔽層も所定厚さだけ除去されるように前記エッチングを行う段階と;
前記エッチングによって露出されるコントロールゲート電極膜及び遮蔽層の側壁上に絶縁性遮断膜を形成する段階と;
前記マスク膜パターン及び遮断膜をエッチングマスクとして用いた第2エッチングで遮蔽層の露出部分を除去し、前記電荷トラップ層が所定厚さだけ除去されるように前記第2エッチングをオーバーエッチングとして行う段階と;
エッチングダメージ治癒工程を行い、前記第2エッチングによって露出される遮蔽層の側壁及び電荷トラップ層の露出部分にエッチングダメージ治癒膜を形成する段階と;を含むことを特徴とする電荷トラップ層を有する不揮発性メモリ素子の製造方法。 - 前記遮断膜を形成する段階は、
前記第1エッチングの結果構造物の全面に、遮断膜形成のための絶縁膜を形成する段階と;
前記コントロールゲート電極膜及び遮蔽層の露出側壁上に残った前記絶縁膜で前記遮断膜が形成されるように、前記絶縁膜に対する異方性エッチングを行う段階と;を含むことを特徴とする請求項22に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。 - 前記異方性エッチングは、エッチバック方法を用いて行うことを特徴とする請求項23に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記遮断膜は、ナイトライド膜、原子層蒸着方法や低圧化学気相蒸着方法によるオキサイド膜、プラズマ強化化学気相蒸着方法によるオキサイド膜、オキシナイトライド膜、または高誘電率の誘電膜を含むことを特徴とする請求項22に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記遮断膜は、20Å〜100Åの厚さで形成することを特徴とする請求項22に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記第2エッチングは、前記電荷トラップ層が所定厚さだけ除去されるようにオーバーエッチングとして行う段階を含むことを特徴とする請求項22に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記オーバーエッチングによって除去される電荷トラップ層の厚さは、少なくとも前記電荷トラップ層全体厚さの50%以上になることを特徴とする請求項27に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記エッチングダメージ治癒工程は、NH3処理、N2処理、O2処理または選択的酸化処理で行うことを特徴とする請求項22に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記NH3処理は、急速熱処理方法を用いたり、ファーネスでの熱処理方法を用いたり、またはプラズマ方法を用いて行うことを特徴とする請求項29に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記急速熱処理方法またはファーネスでの熱処理方法を用いたNH3処理は、700℃〜1000℃の温度で行うことを特徴とする請求項30に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記NH3処理を行った後に、水素成分除去のための急速熱処理またはファーネスでの熱処理を行う段階をさらに含むことを特徴とする請求項30に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と;
マスク膜パターンをエッチングマスクとして用いた第1エッチングで前記コントロールゲート電極膜及び遮蔽層の露出部分を除去し、前記電荷トラップ層も所定厚さだけ除去されるように前記エッチングを行う段階と;
前記エッチングによって露出されるコントロールゲート電極膜、遮蔽層及び電荷トラップ層の側壁上に絶縁性遮断膜を形成する段階と;を含むことを特徴とする電荷トラップ層を有する不揮発性メモリ素子の製造方法。 - 前記遮断膜によって露出される電荷トラップ層の露出部分に対するエッチングダメージ治癒工程を行う段階をさらに含むことを特徴とする請求項33に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記エッチングダメージ治癒工程は、NH3処理、N2処理、O2処理または選択的酸化処理で行うことを特徴とする請求項34に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記NH3処理は、急速熱処理方法を用いたり、ファーネスでの熱処理方法を用いたり、またはプラズマ方法を用いて行うことを特徴とする請求項35に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記急速熱処理方法またはファーネスでの熱処理方法を用いたNH3処理は、700℃〜1000℃の温度で行うことを特徴とする請求項36に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 前記NH3処理を行った後に、水素成分除去のための急速熱処理またはファーネスでの熱処理を行う段階をさらに含むことを特徴とする請求項35に記載の電荷トラップ層を有する不揮発性メモリ素子の製造方法。
- 基板上にトンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極膜を順次形成する段階と;
マスク膜パターンをエッチングマスクとして用いた第1エッチングで前記コントロールゲート電極膜及び遮蔽層の露出部分を除去し、前記トンネリング層も所定厚さだけ除去されるように前記エッチングを行う段階と;
前記エッチングによって露出されるコントロールゲート電極膜、遮蔽層、電荷トラップ層及びトンネリング層の側壁上に絶縁性遮断膜を形成する段階と;を含むことを特徴とする電荷トラップ層を有する不揮発性メモリ素子の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010192592A (ja) * | 2009-02-17 | 2010-09-02 | Tokyo Electron Ltd | チャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラム |
CN101950758A (zh) * | 2010-07-13 | 2011-01-19 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi衬底的高介电常数材料栅结构及其制备方法 |
JP2011027679A (ja) * | 2009-07-29 | 2011-02-10 | Osaki Electric Co Ltd | 電流検出器 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7902022B2 (en) * | 2008-07-29 | 2011-03-08 | Freescale Semiconductor, Inc. | Self-aligned in-laid split gate memory and method of making |
KR101595790B1 (ko) * | 2009-03-19 | 2016-02-19 | 삼성전자주식회사 | 전하 트랩형 메모리 소자의 제조 방법 |
US8258034B2 (en) * | 2009-08-26 | 2012-09-04 | Micron Technology, Inc. | Charge-trap based memory |
KR101152446B1 (ko) | 2010-12-08 | 2012-06-01 | 한양대학교 산학협력단 | 프린징 효과 및 정전차폐를 이용하는 플래시 메모리 |
TWI425596B (zh) * | 2011-07-08 | 2014-02-01 | Univ Nat Taiwan | 具雙層陷阱之記憶體結構及其形成方法 |
US8866213B2 (en) | 2013-01-30 | 2014-10-21 | Spansion Llc | Non-Volatile memory with silicided bit line contacts |
US9666593B2 (en) * | 2014-09-29 | 2017-05-30 | Sandisk Technologies Llc | Alternating refractive index in charge-trapping film in three-dimensional memory |
US9768191B2 (en) | 2015-10-19 | 2017-09-19 | Toshiba Memory Corporation | Semiconductor device |
US10763104B2 (en) | 2017-09-28 | 2020-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming differential etch stop layer using directional plasma to activate surface on device structure |
CN110534642B (zh) * | 2018-05-25 | 2023-03-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
US10943818B2 (en) | 2018-10-31 | 2021-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
KR20230010132A (ko) * | 2021-07-09 | 2023-01-18 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0141195B1 (ko) * | 1994-06-08 | 1998-07-15 | 김광호 | 저저항 게이트전극을 갖는 반도체소자의 제조방법 |
US6218331B1 (en) * | 1995-03-29 | 2001-04-17 | Equistar Chemicals, L.P. | Polymer-supported catalyst for olefin polymerization |
US5847460A (en) * | 1995-12-19 | 1998-12-08 | Stmicroelectronics, Inc. | Submicron contacts and vias in an integrated circuit |
US5796151A (en) * | 1996-12-19 | 1998-08-18 | Texas Instruments Incorporated | Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes |
US6063698A (en) * | 1997-06-30 | 2000-05-16 | Motorola, Inc. | Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits |
US5925918A (en) * | 1997-07-30 | 1999-07-20 | Micron, Technology, Inc. | Gate stack with improved sidewall integrity |
KR100291513B1 (ko) * | 1998-12-22 | 2001-07-12 | 박종섭 | 반도체 소자의 제조방법 |
US6288419B1 (en) * | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
US6417084B1 (en) * | 2000-07-20 | 2002-07-09 | Advanced Micro Devices, Inc. | T-gate formation using a modified conventional poly process |
JP2003068878A (ja) * | 2001-08-23 | 2003-03-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US7012297B2 (en) * | 2001-08-30 | 2006-03-14 | Micron Technology, Inc. | Scalable flash/NV structures and devices with extended endurance |
TW569319B (en) * | 2002-06-06 | 2004-01-01 | Winbond Electronics Corp | Gate structure and method of manufacture |
KR20040003922A (ko) * | 2002-07-04 | 2004-01-13 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 전극 제조방법 |
TWI228834B (en) * | 2003-05-14 | 2005-03-01 | Macronix Int Co Ltd | Method of forming a non-volatile memory device |
KR100671616B1 (ko) * | 2004-06-29 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 라인 형성방법 |
US20060043462A1 (en) * | 2004-08-27 | 2006-03-02 | Micron Technology, Inc. | Stepped gate configuration for non-volatile memory |
KR100634266B1 (ko) * | 2004-09-02 | 2006-10-13 | 삼성전자주식회사 | 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 |
KR100615585B1 (ko) * | 2004-09-09 | 2006-08-25 | 삼성전자주식회사 | 반도체 소자의 게이트 패턴 형성방법 |
JP4143589B2 (ja) * | 2004-10-15 | 2008-09-03 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
KR100714473B1 (ko) * | 2004-10-21 | 2007-05-04 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
KR100586020B1 (ko) * | 2004-11-19 | 2006-06-01 | 삼성전자주식회사 | 반도체 장치의 게이트 형성 방법 |
TWI246749B (en) * | 2005-03-08 | 2006-01-01 | Powerchip Semiconductor Corp | Method of fabricating a non-volatile memory |
US20080032470A1 (en) * | 2006-08-04 | 2008-02-07 | Solid State System Co., Ltd. | Method for fabricating non-volatile memory |
-
2007
- 2007-06-29 KR KR1020070065846A patent/KR101033222B1/ko not_active IP Right Cessation
- 2007-12-28 US US11/966,231 patent/US7981786B2/en not_active Expired - Fee Related
-
2008
- 2008-03-20 TW TW097109763A patent/TWI374520B/zh not_active IP Right Cessation
- 2008-05-08 CN CN2008100913724A patent/CN101335208B/zh not_active Expired - Fee Related
- 2008-06-24 JP JP2008164997A patent/JP2009016823A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010192592A (ja) * | 2009-02-17 | 2010-09-02 | Tokyo Electron Ltd | チャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラム |
JP2011027679A (ja) * | 2009-07-29 | 2011-02-10 | Osaki Electric Co Ltd | 電流検出器 |
CN101950758A (zh) * | 2010-07-13 | 2011-01-19 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi衬底的高介电常数材料栅结构及其制备方法 |
Also Published As
Publication number | Publication date |
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US7981786B2 (en) | 2011-07-19 |
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TWI374520B (en) | 2012-10-11 |
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