KR20090002484A - 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법 - Google Patents
전하트랩층을 갖는 불휘발성 메모리소자의 제조방법 Download PDFInfo
- Publication number
- KR20090002484A KR20090002484A KR1020070065846A KR20070065846A KR20090002484A KR 20090002484 A KR20090002484 A KR 20090002484A KR 1020070065846 A KR1020070065846 A KR 1020070065846A KR 20070065846 A KR20070065846 A KR 20070065846A KR 20090002484 A KR20090002484 A KR 20090002484A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- charge trap
- etching
- trap layer
- film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 118
- 238000000034 method Methods 0.000 claims abstract description 77
- 230000000903 blocking effect Effects 0.000 claims abstract description 40
- 230000005641 tunneling Effects 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000035876 healing Effects 0.000 claims description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 8
- 230000001052 transient effect Effects 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 claims description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 2
- 229920001940 conductive polymer Polymers 0.000 abstract description 8
- 230000006866 deterioration Effects 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 11
- 230000014759 maintenance of location Effects 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 229910017109 AlON Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- -1 hafnium nitride Chemical class 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 형성하는 단계와, 컨트롤게이트전극막 위에 마스크막패턴을 형성하는 단계와, 마스크막패턴을 식각마스크로 컨트롤게이트전극막의 노출부분에 대한 식각을 수행하되, 차폐층이 일정 두께만큼 제거되도록 과도식각을 수행하는 단계와, 차폐층, 컨트롤게이트전극 및 마스크막패턴 위에 전하 이동 차단을 위한 차단막을 형성하는 단계와, 차단막에 대한 이방성 식각을 수행하여 컨트롤게이트전극막의 측벽 및 차폐층의 일부 상부 측벽 위에 차단막패턴을 형성하는 단계와, 그리고 이방성 식각에 의해 노출된 차폐층에 대한 식각을 수행하되, 전하트랩층이 일정 두께만큼 제거되도록 과도식각을 수행하는 단계를 포함한다.
불휘발성 메모리소자, 전하트랩소자(CTD), MANOS, 도전성 폴리머
Description
도 1 내지 도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 7 내지 도 10은 본 발명의 다른 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 13 및 도 14는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 15는 본 발명에 따른 불휘발성 메모리소자의 제조방법에 의해 형성된 구조와 종래의 방법에 의해 형성된 구조에서의 리텐션 특성을 비교하기 위하여 나타내 보인 그래프이다.
도 16은 본 발명에 따른 불휘발성 메모리소자의 제조방법에 의해 형성된 구조와 종래의 방법에 의해 형성된 구조에서의 누설전류 특성을 비교하기 위하여 나타내 보인 그래프이다.
본 발명은 불휘발성 메모리소자의 제조방법에 관한 것으로서, 특히 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리소자들은 휘발성(volatile) 및 불휘발성(non-volatile) 메모리소자로 구별될 수 있다. 전원공급이 중단됨에 따라, 휘발성 메모리소자들은 저장된 데이터를 소실하지만, 불휘발성 메모리소자들은 저장된 데이터를 유지한다. 따라서 이동전화시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리카드, 및 그 밖의 다른 응용장치에서와 같이 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 전력 사용이 요구되는 상황에서 불휘발성 메모리소자들이 폭넓게 사용된다.
통상적으로 불휘발성 메모리소자의 셀 트랜지스터는 플로팅 게이트(floating gate) 구조를 갖는다. 여기서 플로팅 게이트 구조는, 셀 트랜지스터의 채널영역 위에 게이트절연막, 플로팅게이트전극, 게이트간 절연막 및 컨트롤게이트전극이 순차적으로 적층되는 구조를 의미한다. 그런데 이와 같은 플로팅 게이트 구조로는 집적도 증가에 따른 여러 간섭(interference)현상이 심하게 발생하며, 이로 인하여 소자의 집적도를 증가시키는데 한계를 나타내고 있다. 따라서 최근에는 집적도 증가에도 간섭현상이 덜 발생하는 전하트랩층을 갖는 불휘발성 메모리소자에 대한 관심이 점점 증대되고 있다.
전하트랩층을 갖는 불휘발성 메모리소자는, 채널영역을 갖는 기판, 터널링 층(tunneling layer), 전하트랩층(charge trapping layer), 차폐층(blocking layer) 및 컨트롤게이트전극이 순차적으로 적층되는 구조를 갖는 것이 일반적이다. 이와 같이 전하트랩층을 갖는 불휘발성 메모리소자는, 플로팅 게이트 구조에 비하여 높은 집적도를 실현시킬 수 있지만, 상대적으로 소거동작 속도가 느리다는 단점을 나타낸다. 이와 같은 단점을 극복하기 위해서는, 소거동작시 컨트롤게이트전극에 인가되는 전압의 크기를 증대시켜야 한다. 그런데 소거동작시 고전압이 컨트롤게이트전극에 인가되면, 컨트롤게이트전극 내의 전자들이 차폐층을 관통하여 전하트랩층 내로 들어가는 백워드 터널링(backward tunneling) 현상이 일어나는 문제가 발생할 수 있다. 따라서 최근에는 이와 같은 백워드 터널링 현상의 발생을 억제하기 위하여, 알루미늄옥사이드(Al2O3)막과 같이 높은 유전율을 갖는 하이-케이(high-k) 절연막을 차폐층으로 사용하고, 컨트롤게이트전극으로는 일함수(work function)가 충분히 큰 금속게이트를 사용하는 구조가 제안되고 있다. 때때로 이와 같은 구조는 MANOS(Metal-Alumina-Nitride-Oxide-Silicon) 구조로 불리워진다.
MANOS 소자를 형성하기 위해서는, 먼저 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 적층한다. 터널링층은 옥사이드막으로 형성할 수 있고, 전하트랩층은 나이트라이드막으로 형성할 수 있고, 차폐층은 알루미나막으로 형성할 수 있으며, 그리고 컨트롤게이트전극막은 금속막으로 형성할 수 있다. 다음에 하드마스크막패턴을 이용한 식각을 수행하여 컨트롤게이트전극막의 노출부분을 식각하고, 이어서 노출되는 차폐층에 대한 식각도 수행한다. 이때, 차 폐층에 대한 식각이 충분히 이루어지도록 과도식각을 수행하는 것이 통상적이며, 따라서 이 과도식각에 의해 전하트랩층도 일정 두께만큼 식각된다. 다음에 노출된 전하트랩층 및 터널링층을 식각한 후 하드마스크막패턴을 제거한다.
그런데 차폐층에 대한 과도식각을 수행하는 과정에서, 차폐층 및 전하트랩층의 노출 측벽과, 전하트랩층의 노출 표면이 이온 폭격(ion bombardment)에 의해 식각 데미지를 입을 수 있을 뿐만 아니라, 식각에 의한 부산물, 예컨대 알루미늄(Al)이나 질소(N)를 함유한 도전성 폴리머가 차폐층의 노출 측벽상에 부착될 수 있다. 이 경우 식각 데미지를 입은 부분에 원하지 않는 트랩 사이트(trap site)들이 형성될 수 있으며, 이 트랩 사이트에 전자 또는 홀이 트랩되는 경우 쉽게 누설전류를 생성될 수 있다. 또한 차폐층의 노출 측벽상에 부착된 도전성 폴리머는 전하 이동 경로를 형성할 수 있고, 이 전하 이동 경로를 따라서 전하트랩층 내의 전하가 컨트롤게이트전극으로 빠져나갈 수 있으며, 이에 따라 소자의 문턱전압분포 특성이나 리텐션(retention) 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 제조과정에서의 식각에 의한 식각 데미지에 의한 소자특성의 열화를 방지하고, 또한 도전성 폴리머에 의해 비정상적으로 만들어질 수 있는 전하 이동 경로를 고립시켜 누설전류의 발생이 억제되도록 할 수 있는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법을 제공하는 것이다.
일 실시예에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 형성하는 단계; 마스크막패턴을 식각마스크로 이용한 제1 식각으로 상기 마스크막패턴에 의해 노출되는 컨트롤게이트전극막을 제거하되, 상기 식각은 상기 차폐층도 일정 두께만큼 제거되도록 수행하는 단계; 상기 식각에 의해 노출되는 컨트롤게이트전극막 및 차폐층의 측벽상에 절연성 차단막을 형성하는 단계; 및 상기 마스크막패턴 및 차단막을 식각마스크로 이용한 제2 식각으로 차폐층의 노출부분을 제거하는 단계를 포함한다.
다른 실시예에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 형성하는 단계; 마스크막패턴을 식각마스크로 이용한 제1 식각으로 상기 마스크막패턴에 의해 노출되는 컨트롤게이트전극막을 제거하되, 상기 식각은 상기 차폐층도 일정 두께만큼 제거되도록 수행하는 단계; 상기 식각에 의해 노출되는 컨트롤게이트전극막 및 차폐층의 측벽상에 절연성 차단막을 형성하는 단계; 상기 마스크막패턴 및 차단막을 식각마스크로 이용한 제2 식각으로 차폐층의 노출부분을 제거하되, 상기 제2 식각은 상기 전하트랩층이 일정 두께만큼 제거되도록 과도식각으로 수행하는 단계; 및 식각 데미지 치유공정을 수행하여 상기 제2 식각에 의해 노출되는 차폐층의 측벽 및 전하트랩층의 노출 부분에 식각 데미지 치유막을 형성하는 단계를 포함한다.
또 다른 실시예에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법 은, 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 형성하는 단계; 마스크막패턴을 식각마스크로 이용한 제1 식각으로 상기 컨트롤게이트전극막 및 차폐층의 노출부분을 제거하되, 상기 식각은 상기 전하트랩층도 일정 두께만큼 제거되도록 수행하는 단계; 및 상기 식각에 의해 노출되는 컨트롤게이트전극막, 차폐층 및 전하트랩층의 측벽상에 절연성 차단막을 형성하는 단계를 포함한다.
또 다른 실시예에 따른 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법은, 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 형성하는 단계; 마스크막패턴을 식각마스크로 이용한 제1 식각으로 상기 컨트롤게이트전극막, 차폐층 및 전하트랩층의 노출부분을 제거하되, 상기 식각은 상기 터널링층도 일정 두께만큼 제거되도록 수행하는 단계; 및 상기 식각에 의해 노출되는 컨트롤게이트전극막, 차폐층, 전하트랩층 및 터널링층의 측벽상에 절연성 차단막을 형성하는 단계를 포함한다.
본 발명은 식각시 발생되는 도전성 폴리머에 의한 전하 누설 경로를 차단하기 위하여, 상기 식각이 이루어지기 전에 전하트랩층의 상부 측벽과 컨트롤게이트전극 측벽에 차단막을 형성하는 단계를 포함한다. 또한 식각 데미지를 치유하여 원하지 않는 트랩 사이트의 형성이 억제되도록, 식각이 이루어진 후에 식각 데미지 치유공정을 수행하는 단계를 포함한다. 이와 같은 본 발명을 도면을 참조하면서 보다 상세하게 설명하면 다음과 같다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 기판(100) 위에 터널링층(110)을 형성한다. 기판(100)은 실리콘기판일 수 있지만, 경우에 따라서는 절연막 위의 실리콘(SOI; Silicon On Insulator)막과 같이 실리콘 이외일 수도 있다. 터널링층(110)은 대략 20Å 내지 60Å 두께의 옥사이드막으로 형성할 수 있다. 다음에 터널링층(110) 위에 전하트랩층(120)을 형성한다. 전하트랩층은(120)은 대략 20Å 내지 100Å 두께의 실리콘나이트라이드막으로 형성할 수 있다. 다른 실시예에서, 전하트랩층(120)은 스토이키오메트릭(stoichiometric) 실리콘나이트라이드 및 실리콘-리치 실리콘나이트라이드막 중 적어도 어느 하나가 포함되도록 형성할 수도 있다. 실리콘-리치 실리콘나이트라이드막을 포함하는 경우, 실리콘(Si)과 질소(N)의 비율은 대략 0.85:1 내지 10:1이 되도록 한다. 실리콘과 질소의 비율은, 실리콘 소스가스와 질소 소스가스의 공급비를 조절함으로써 적절하게 조절할 수 있다.
다음에 전하트랩층(120) 위에 차폐층(130)을 형성한다. 차폐층(130)은, 유전상수가 적어도 8 이상인 고유전율(high-k)의 절연막으로 형성할 수 있다. 고유전율(high-k)의 절연막은 대략 50Å 내지 300Å 두께의 알루미나(Al2O3)막을 포함할 수 있다. 다른 실시예에서, 고유전율(high-k)의 절연막은 하프늄옥사이드(HfO2)막, 하프늄알루미늄옥사이드(HfAlO)막 또는 지르코늄옥사이드(ZrO2)을 포함할 수도 있다. 또 다른 실시예에서, 차폐층은 화학기상증착(CVD)방법에 의해 옥사이드막으로 형성할 수도 있다. 차폐층(130)을 고유전율(high-k)의 절연막으로 형성한 후, 급속 열처리(RTP; Rapid Thermal Processing)를 수행하여 차폐층(130)을 밀집화(densification)시킬 수도 있다.
다음에 차폐층(130) 위에 컨트롤게이트전극(140)을 형성한다. 컨트롤게이트전극(140)은 대략 4.5eV 이상의 일함수(work function)를 갖는 금속막, 예컨대 티타늄나이트라이드(TiN)막, 탄탈륨나이트라이드(TaN)막, 하프늄나이트라이드(HfN)막 또는 턴스텐나이트라이드(WN)막으로 형성할 수 있다. 일 실시예에서, 컨트롤게이트전극(140) 위에 워드라인으로 사용되는 금속막을 형성할 수도 있는데, 이 금속막은 텅스텐(W)막/텅스텐실리사이드(WSi)막/폴리실리콘막의 구조로 형성할 수 있다. 컨트롤게이트전극(140)을 형성한 후에는, 그 위에 마스크막패턴(150)을 형성한다. 마스크막패턴(150)은 컨트롤게이트전극(140)의 일부를 노출시키는 개구부(152)를 갖는다. 마스크막패턴(150)은 나이트라이드막으로 형성할 수 있다. 또는 옥시나이트라이드막과 옥사이드막의 이중막으로도 형성할 수 있다.
도 2를 참조하면, 마스크막패턴(150)을 식각마스크로 한 제1 식각으로 컨트롤게이트전극(140)의 노출부분을 제거한다. 이 제1 식각은 건식식각방법, 예컨대 반응성이온식각(RIE; Reactive Ion Etching)방법을 사용하여 수행한다. 이 경우 사용되는 식각가스는 컨트롤게이트전극(140)을 구성하는 물질 종류에 따라 달라질 수 있다. 일 예로서, 컨트롤게이트전극(140)이 티타늄나이트라이드(TiN)막으로 이루어진 경우 BCl3 가스나, Cl2 가스나 또는 BCl3 가스 및 Cl2 가스를 식각가스로 사용한다. 상기 제1 식각은 컨트롤게이트전극(140)의 노출부분이 제거된 후에, 노출되는 차폐층을 일정 두께만큼 제거되도록 수행한다. 차폐층(130)의 제거되는 두께(D2)는 차폐층(130) 전체 두께(D1)의 대략 20% 내지 50%가 되도록 한다. 예컨대 차폐층(130)이 50Å의 전체 두께(D1)를 갖는 경우, 차폐층(130)의 제거되는 두께(D2)는 대략 10Å 내지 25Å이 된다. 차폐층(130)이 300Å의 전체 두께(D1)를 갖는 경우, 차폐층(130)의 제거되는 두께(D2)는 대략 60Å 내지 150Å이 된다. 어느 경우이던지 차폐층(130)은 적어도 10Å의 두께만큼 제거된다. 이와 같은 식각에 의해 컨트롤게이트전극(140)의 측벽은 모두 노출되고, 차폐층(130)은 상부 일부 두께만큼만 측벽이 노출된다.
도 3을 참조하면, 도 2의 결과물 전면에 차단막 형성을 위한 절연막(160)을 형성한다. 이 절연막(160)은 차폐층(130), 컨트롤게이트전극(140) 및 마스크막패턴(150)의 노출면 전면에 형성된다. 절연막(160)은, 전하트랩층(120)과 컨트롤게이트전극(140) 사이로 전하가 이동하는 통로를 차단하기 위한 것으로서, 예컨대 대략 20Å 내지 100Å 두께의 나이트라이드막으로 형성한다. 다른 예로서, 절연막(160)은 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)방법에 의한 옥사이드막, 원자층증착(ALD; Atominc Layer Deposition)방법이나 플라즈마강화화학기상증착(PECVD; Plasma Enhanced CVD)방법에 의한 옥사이드막, 또는 옥시나이트라이드막으로 형성할 수도 있다. 또 다른 예로서 절연막(160)은 알루미나(Al2O3)막이나 그 밖의 다른 고유전율(high-k)의 유전막으로 형성할 수도 있다.
도 4를 참조하면, 절연막(160)에 대한 이방성 식각을 수행한다. 이 이방성 식각은 에치백(etchback) 방법을 사용하여 수행할 수 있다. 경우에 따라서는 다른 건식식각방법을 사용하여 수행할 수도 있다. 어느 방법을 사용하던지, 이방성 식각은 마스크막패턴(150) 상부와 차폐층(130) 상부의 절연막(160)이 제거되도록 수행한다. 이와 같은 이방성 식각에 의해, 마스크막패턴(150)의 상부 표면과 차폐층(130)의 일부 상부 표면은 노출되고, 차폐층(130)의 일부 상부 측벽, 컨트롤게이트전극(140)의 측벽 및 마스크막패턴(150)의 측벽 위에는 남은 절연막으로 이루어지는 차단막(162)이 형성된다.
도 5를 참조하면, 노출된 차폐층(130)에 대한 제2 식각을 수행하여 차폐층(130)의 노출부분을 제거한다. 제2 식각도 반응성이온식각(RIE)과 같은 건식식각방법을 사용한다. 이 경우 사용하는 반응가스는 차폐층(130)을 구성하는 물질 종류에 따라 다를 수 있는데, 일 예로서 차폐층(130)이 알루미나(Al2O3)막으로 이루어진 경우 식각가스로 BCl3 및 CH4 가스를 사용할 수 있다. 상기 제2 식각은 차폐층(130)의 노출부분이 제거됨에 따라 노출되는 전하트랩층(120)도 일정 두께만큼 제거되도록 한다. 경우에 따라서는 전하트랩층(120)의 노출부분을 모두 제거하여 하부의 트랩층(110) 상부면이 노출되도록 할 수도 있다. 상기 제2 식각이 이루어지는 동안, 차폐층(130)의 측벽에는 도전성 폴리머(170)가 형성될 수 있다. 그러나 차단턴(162)에 의해 전하트랩층(120)과 컨트롤게이트전극(140) 사이에는 전기적인 장벽이 만들어지고, 따라서 도전성 폴리머(170)에 의해 차폐층(120) 측벽에 전하이동경로가 형성되더라도, 차단턴(1620)에 의해 전하트랩층(120)으로부터 전하가 컨 트롤게이트전극(140)으로 이동하는 것이 억제된다. 상기 제2 식각에 의해 식각되는 전하트랩층(120)의 두께(D4)는 적어도 전하트랩층(120) 전체 두께(D3)의 50% 이상이 되도록 한다. 예컨대 전하트랩층(120)이 20Å의 전체 두께(D3)를 갖는 경우, 전하트랩층(120)의 제거되는 두께(D4)는 적어도 10Å 이상이 되도록 한다. 전하트랩층(120)이 100Å의 전체 두께(D3)를 갖는 경우, 전하트랩층(120)의 제거되는 두께(D4)는 적어도 50Å 이상이 되도록 한다.
도 6을 참조하면, 차폐층(130) 및 전하트랩층(120)의 노출 측벽과, 전하트랩층(120)의 노출 상부면에 대해 식각 데미지 치유 공정을 수행한다. 상기 식각 데미지 치유공정은, 도면에서 화살표로 나타낸 바와 같이, NH3 처리(treatment)로 수행할 수 있다. 일 실시예에서, NH3 처리는 급속열처리(RTP)방법을 이용하여 수행할 수 있다. 이 경우 급속열처리용 챔버 내부를 NH3 분위기로 형성하고, 온도는 대략 700℃ 내지 1000℃가 되도록 한다. 다른 실시예에서, NH3 처리는 퍼니스(furnace)에서의 열처리방법을 이용하여 수행할 수도 있다. 이 경우 퍼니스의 온도는 대략 700℃ 내지 1000℃가 되도록 한다. 또 다른 실시예에서, NH3 처리는 플라즈마방법을 이용하여 수행할 수도 있다. 이 경우 플라즈마 챔버 내에 N2 가스를 공급하여 플라즈마 상태로 여기시킨 후에 플라즈마 상태의 질소가 기판을 향해 주입되도록 한다. NH3 처리를 수행한 후에는 수소성분 제거를 위한 급속열처리 또는 퍼니스에서의 열처리를 수행할 수도 있다. 경우에 따라서는, NH3 분위기 대신에 N2 분위기, O2 분위기, 또는 선택적 산화 분위기에서 식각 데미지 치유 공정을 수행할 수도 있다. 상기 식각 데미지 치유 공정에 의해, 차폐층(130) 및 전하트랩층(120)의 노출 측벽과, 전하트랩층(120)의 노출 표면에는 질소성분이 주입되고, 이에 따라 식각 데미지에 의해 원하지 않게 생긴 트랩 사이트들이 제거된 식각 데미지 치유막(170)이 형성된다. 차폐층(130)이 알루미나로 이루어진 경우, 차폐층(130) 측면의 식각 데미지 치유막(170)은 AlON막이 된다.
도 7 내지 도 10은 본 발명의 다른 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 도 7 내지 도 10에서 도 1 내지 도 6과 동일한 참조부호는 동일한 요소를 나타낸다.
먼저 도 1을 참조하여 설명한 바와 같이, 기판(100) 위에 터널링층(110), 전하트랩층(120), 차폐층(130), 컨트롤게이트전극(140) 및 마스크막패턴(150)을 형성한다. 그리고 마스크막패턴(150)을 식각마스크로 이용한 식각을 수행한다. 이 식각은 도 7에 나타낸 바와 같이, 전하트랩층(120)이 일정 두께 제거될 때까지 수행한다. 다음에 도 8에 나타낸 바와 같이, 도 7의 결과물 전면에 차단막 형성을 위한 절연막(180)을 형성한다. 이 절연막(180)은 전하트랩층(120), 차폐층(130), 컨트롤게이트전극(140) 및 마스크막패턴(150)의 노출면 전면에 형성된다. 이 절연막(180)은, 전하트랩층(120)과 컨트롤게이트전극(140) 사이로 전하가 이동하는 통로를 차단하기 위한 것으로서, 예컨대 대략 20Å 내지 100Å 두께의 나이트라이드막으로 형성한다. 다른 예로서, 절연막(180)은 저압화학기상증착(LPCVD)방법에 의한 옥사이드막, 플라즈마강화화학기상증착(PECVD)방법에 의한 옥사이드막, 또는 옥시나이 트라이드막으로 형성할 수도 있다. 또 다른 예로서 절연막(180)은 알루미나(Al2O3)막이나 그 밖의 다른 고유전율(high-k)의 유전막으로 형성할 수도 있다.
다음에 도 9에 나타낸 바와 같이, 절연막(180)에 대한 이방성 식각을 수행한다. 이 이방성 식각은 마스크막패턴(150) 상부와 전하트랩층(120) 상부의 절연막(180)이 제거되도록 수행한다. 이와 같은 이방성 식각에 의해, 마스크막패턴(150)의 상부 표면과 전하트랩층(120)의 일부 상부 표면은 노출되고, 전하트랩층(120)의 일부 상부 측벽, 차폐층(130)의 측벽, 컨트롤게이트전극(140)의 측벽 및 마스크막패턴(150)의 측벽 위에는 남은 절연막으로 이루어지는 차단막(182)이 형성된다. 다음에 도 10에 나타낸 바와 같이, 전하트랩층(120)의 노출면에 대한 식각 데미지 치유 공정을 수행한다. 식각 데미지 치유공정은, 도 6을 참조하여 설명한 바와 동일하므로 본 실시예에서는 생략하기로 한다. 상기 식각 데미지 치유공정에 의해 전하트랩층(120)의 노출면에는 질소성분이 주입되고, 이에 따라 식각 데미지에 의해 원하지 않게 생긴 트랩 사이트들이 제거된 식각 데미지 치유막(172)이 형성된다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다. 도 11 및 도 12에서 도 1 내지 도 6과 동일한 참조부호는 동일한 요소를 나타낸다.
먼저 도 11을 참조하면, 본 실시예에 따른 불휘발성 메모리소자의 제조방법에서는, 마스크막패턴(150)을 식각마스크로 한 식각시 터널링층(110)이 일정 두께 만큼 제거되도록 수행한다는 점에서 앞선 실시예들과 상이하다. 이후 전면에 절연막을 형성하고, 이방성식각을 수행하면, 도 12에 나타낸 바와 같이, 터널링층(110)의 일부 측벽 상부, 전하트랩층(120)의 측벽, 차폐층(130)의 측벽 및 컨트롤게이트전극(140)의 측벽상에 차단막(192)이 형성된다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다. 도 13 및 도 14에서 도 1 내지 도 6과 동일한 참조부호는 동일한 요소를 나타낸다.
먼저 도 2를 참조하여 설명한 바와 같이, 마스크막패턴(150)을 식각마스크로 컨트롤게이트전극(140)에 대한 과도식각을 수행하여 컨트롤게이트전극(140)의 노출부분을 제거하고, 또한 차폐층(130)의 상부가 일정두께만큼 제거되도록 한다. 이때 도 13에 나타낸 바와 같이, 본 실시예에서는 차폐층(130) 및 컨트롤게이트전극(140)의 노출 측벽 기울기, 즉 컨트롤게이트전극막(140) 및 차폐층(130)의 노출 측벽과 기판(100) 표면과 이루는 각(θ)이 90°보다 작아지도록 식각을 수행한다. 이와 같이 차폐층(130) 및 컨트롤게이트전극(140)의 노출측벽이 네가티브(negative) 기울기를 갖도록 함으로써, 도 14에 나타낸 바와 같이, 차단막(162') 형성을 위한 이방성 식각시 차단막이 손실되는 것을 억제하여 충분한 두께의 차단막(162')이 형성되도록 할 수 있다.
도 15는 본 발명에 따른 불휘발성 메모리소자의 제조방법에 의해 형성된 구조와 종래의 방법에 의해 형성된 구조에서의 리텐션 특성을 비교하기 위하여 나타내 보인 그래프이다. 도 15를 참조하면, 본 발명에서와 같이 차단막(162)을 형성하 고, 식각 데미지 치유공정으로서 NH3 처리를 수행한 경우(도면에서 "B" 참조), 문턱전압 변위가 종래의 경우(도면에서 "A" 참조)에 비하여 작게 나타나고 있으며, 이는 전하 누설이 작다는 것을 의미하고, 결국 리텐션 특성이 개선된다는 것을 알 수 있다.
도 16은 본 발명에 따른 불휘발성 메모리소자의 제조방법에 의해 형성된 구조와 종래의 방법에 의해 형성된 구조에서의 누설전류 특성을 비교하기 위하여 나타내 보인 그래프이다. 도 16을 참조하면, 본 발명에서와 같이 차단막(162)을 형성하고, 식각 데미지 치유공정으로서 NH3 처리를 수행한 경우(도면에서 "D" 참조), 게이트전압이 인가됨에 따라 발생되는 누설전류량이 종래의 경우(도면에서 "C" 참조)에 비하여 작게 나타나고 있으며, 이는 누설전류특성이 개선된다는 것을 의미한다.
본 발명에 따르면, 컨트롤게이트전극 식각시 차폐층의 일부 측벽도 노출되도록 한 후 차폐층의 측벽상에 차단막을 형성함으로써, 후속의 차폐층 식각시 전하트랩층의 측벽에 도전성 폴리머가 부착되더라도, 차단막에 의해 도전성 폴리머와 컨트롤게이트전극을 전기적으로 분리시킴으로써, 전하트랩층으로부터 컨트롤게이트전극으로의 전하 누설을 억제할 수 있다는 이점이 제공된다. 더욱이 후속의 식각 데미지 치유공정을 수행하여, 식각시 전하트랩층의 노출부분에 대한 식각 데미지에 의한 원하지 않는 트랩 사이트의 생성을 치유함으로써, 소자의 문턱전압분포 특성 및 리텐션 특성 열화를 방지할 수 있다는 이점도 제공된다.
Claims (39)
- 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 형성하는 단계;마스크막패턴을 식각마스크로 이용한 제1 식각으로 상기 마스크막패턴에 의해 노출되는 컨트롤게이트전극막을 제거하되, 상기 식각은 상기 차폐층도 일정 두께만큼 제거되도록 수행하는 단계;상기 식각에 의해 노출되는 컨트롤게이트전극막 및 차폐층의 측벽상에 절연성 차단막을 형성하는 단계; 및상기 마스크막패턴 및 차단막을 식각마스크로 이용한 제2 식각으로 차폐층의 노출부분을 제거하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 전하트랩층은 20Å 내지 100Å 두께의 나이트라이드막을 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 전하트랩층은 스토이키오메트릭 나이트라이드 및 실리콘-리치 나이트라이드막 중 적어도 어느 하나를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제3항에 있어서,상기 실리콘-리치 나이트라이드막의 실리콘과 질소의 비율은 0.85:1 내지 10:1이 되도록 하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 차폐층은 고유전율의 절연막을 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제5항에 있어서,상기 고유전율의 절연막은 알루미나(Al2O3), 하프늄옥사이드(HfO2), 하프늄알루미늄옥사이드(HfAlO) 또는 지르코늄옥사이드(ZrO2)를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 차폐층은 옥사이드막으로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 컨트롤게이트전극은 4.5eV 이상의 일함수를 갖는 금속막을 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 제1 식각에 의해 제거되는 차폐층의 두께는 상기 차폐층 전체 두께의 20% 내지 50%가 되도록 하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 제1 식각은 상기 컨트롤게이트전극막 및 차폐층의 노출 측벽과 상기 기판 표면과 이루는 각이 90°보다 작은 기울기를 갖도록 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서, 상기 차단막을 형성하는 단계는,상기 제1 식각이 이루어진 결과구조물 전면에 차단막 형성을 위한 절연막을 형성하는 단계; 및상기 컨트롤게이트전극막 및 차폐층의 노출 측벽상에 상기 절연막이 남아 상기 차단막이 형성되도록 상기 절연막에 대한 이방성 식각을 수행하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제11항에 있어서,상기 이방성식각은 에치백방법을 사용하여 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 차단막은 나이트라이드막, 원자층증착방법이나 저압화학기상증착방법에 의한 옥사이드막, 플라즈마강화화학기상증착방법에 의한 옥사이드막, 옥시나이트라이드막 또는 고유전율의 유전막을 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 차단막은 20Å 내지 100Å의 두께로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제1항에 있어서,상기 제2 식각은 상기 전하트랩층이 일정 두께만큼 제거되도록 과도식각으로 수행하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제15항에 있어서,상기 과도식각에 의해 제거되는 전하트랩층의 두께는 적어도 상기 전하트랩 층 전체 두께의 50% 이상이 되도록 하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제16항에 있어서,상기 차폐층에 대한 과도식각에 의해 노출되는 차폐층의 측벽 및 전하트랩층의 노출 부분에 대한 식각 데미지 치유공정을 수행하는 단계를 더 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제17항에 있어서,상기 식각 데미지 치유공정은 NH3 처리, N2 처리, O2 처리 또는 선택적 산화처리로 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제18항에 있어서,상기 NH3 처리는, 급속열처리방법을 이용하거나, 퍼니스에서의 열처리방법을 이용하거나, 또는 플라즈마 방법을 이용하여 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제19항에 있어서,상기 급속열처리방법 또는 퍼니스에서의 열처리방법을 이용한 NH3 처리는 700℃ 내지 1000℃의 온도에서 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제18항에 있어서,상기 NH3 처리를 수행한 후에 수소성분 제거를 위한 급속열처리 또는 퍼니스에서의 열처리를 수행하는 단계를 더 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 형성하는 단계;마스크막패턴을 식각마스크로 이용한 제1 식각으로 상기 마스크막패턴에 의해 노출되는 컨트롤게이트전극막을 제거하되, 상기 식각은 상기 차폐층도 일정 두께만큼 제거되도록 수행하는 단계;상기 식각에 의해 노출되는 컨트롤게이트전극막 및 차폐층의 측벽상에 절연성 차단막을 형성하는 단계;상기 마스크막패턴 및 차단막을 식각마스크로 이용한 제2 식각으로 차폐층의 노출부분을 제거하되, 상기 제2 식각은 상기 전하트랩층이 일정 두께만큼 제거되도록 과도식각으로 수행하는 단계; 및식각 데미지 치유공정을 수행하여 상기 제2 식각에 의해 노출되는 차폐층의 측벽 및 전하트랩층의 노출 부분에 식각 데미지 치유막을 형성하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제22항에 있어서, 상기 차단막을 형성하는 단계는,상기 제1 식각이 이루어진 결과구조물 전면에 차단막 형성을 위한 절연막을 형성하는 단계; 및상기 컨트롤게이트전극막 및 차폐층의 노출 측벽상에 상기 절연막이 남아 상기 차단막이 형성되도록 상기 절연막에 대한 이방성 식각을 수행하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제23항에 있어서,상기 이방성식각은 에치백방법을 사용하여 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제22항에 있어서,상기 차단막은 나이트라이드막, 원자층증착방법이나 저압화학기상증착방법에 의한 옥사이드막, 플라즈마강화화학기상증착방법에 의한 옥사이드막, 옥시나이트라이드막 또는 고유전율의 유전막을 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제22항에 있어서,상기 차단막은 20Å 내지 100Å의 두께로 형성하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제22항에 있어서,상기 제2 식각은 상기 전하트랩층이 일정 두께만큼 제거되도록 과도식각으로 수행하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제27항에 있어서,상기 과도식각에 의해 제거되는 전하트랩층의 두께는 적어도 상기 전하트랩층 전체 두께의 50% 이상이 되도록 하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제22항에 있어서,상기 식각 데미지 치유공정은 NH3 처리, N2 처리, O2 처리 또는 선택적 산화처리로 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제29항에 있어서,상기 NH3 처리는, 급속열처리방법을 이용하거나, 퍼니스에서의 열처리방법을 이용하거나, 또는 플라즈마 방법을 이용하여 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제30항에 있어서,상기 급속열처리방법 또는 퍼니스에서의 열처리방법을 이용한 NH3 처리는 700℃ 내지 1000℃의 온도에서 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제30항에 있어서,상기 NH3 처리를 수행한 후에 수소성분 제거를 위한 급속열처리 또는 퍼니스에서의 열처리를 수행하는 단계를 더 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 형성하는 단계;마스크막패턴을 식각마스크로 이용한 제1 식각으로 상기 컨트롤게이트전극막 및 차폐층의 노출부분을 제거하되, 상기 식각은 상기 전하트랩층도 일정 두께만큼 제거되도록 수행하는 단계; 및상기 식각에 의해 노출되는 컨트롤게이트전극막, 차폐층 및 전하트랩층의 측벽상에 절연성 차단막을 형성하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제33항에 있어서,상기 차단막에 의해 노출되는 전하트랩층의 노출 부분에 대한 식각 데미지 치유공정을 수행하는 단계를 더 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제34항에 있어서,상기 식각 데미지 치유공정은 NH3 처리, N2 처리, O2 처리 또는 선택적 산화처리로 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제35항에 있어서,상기 NH3 처리는, 급속열처리방법을 이용하거나, 퍼니스에서의 열처리방법을 이용하거나, 또는 플라즈마 방법을 이용하여 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제36항에 있어서,상기 급속열처리방법 또는 퍼니스에서의 열처리방법을 이용한 NH3 처리는 700℃ 내지 1000℃의 온도에서 수행하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 제35항에 있어서,상기 NH3 처리를 수행한 후에 수소성분 제거를 위한 급속열처리 또는 퍼니스에서의 열처리를 수행하는 단계를 더 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
- 기판 위에 터널링층, 전하트랩층, 차폐층 및 컨트롤게이트전극막을 순차적으로 형성하는 단계;마스크막패턴을 식각마스크로 이용한 제1 식각으로 상기 컨트롤게이트전극막, 차폐층 및 전하트랩층의 노출부분을 제거하되, 상기 식각은 상기 터널링층도 일정 두께만큼 제거되도록 수행하는 단계; 및상기 식각에 의해 노출되는 컨트롤게이트전극막, 차폐층, 전하트랩층 및 터널링층의 측벽상에 절연성 차단막을 형성하는 단계를 포함하는 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070065846A KR101033222B1 (ko) | 2007-06-29 | 2007-06-29 | 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법 |
| US11/966,231 US7981786B2 (en) | 2007-06-29 | 2007-12-28 | Method of fabricating non-volatile memory device having charge trapping layer |
| TW097109763A TWI374520B (en) | 2007-06-29 | 2008-03-20 | Method of fabricating non-volatile memory device having charge trapping layer |
| CN2008100913724A CN101335208B (zh) | 2007-06-29 | 2008-05-08 | 制造具有电荷俘获层的非易失性存储器元件的方法 |
| JP2008164997A JP2009016823A (ja) | 2007-06-29 | 2008-06-24 | 電荷トラップ層を有する不揮発性メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070065846A KR101033222B1 (ko) | 2007-06-29 | 2007-06-29 | 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090002484A true KR20090002484A (ko) | 2009-01-09 |
| KR101033222B1 KR101033222B1 (ko) | 2011-05-06 |
Family
ID=40161073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070065846A KR101033222B1 (ko) | 2007-06-29 | 2007-06-29 | 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7981786B2 (ko) |
| JP (1) | JP2009016823A (ko) |
| KR (1) | KR101033222B1 (ko) |
| CN (1) | CN101335208B (ko) |
| TW (1) | TWI374520B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100104725A (ko) * | 2009-03-19 | 2010-09-29 | 삼성전자주식회사 | 전하 트랩형 메모리 소자의 제조 방법 |
| US9202933B2 (en) | 2010-12-08 | 2015-12-01 | Intellectual Discovery Co., Ltd. | Flash memory using fringing effects and electrostatic shielding |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902022B2 (en) * | 2008-07-29 | 2011-03-08 | Freescale Semiconductor, Inc. | Self-aligned in-laid split gate memory and method of making |
| JP2010192592A (ja) * | 2009-02-17 | 2010-09-02 | Tokyo Electron Ltd | チャージトラップ型メモリ装置の動作制御方法、チャージトラップ型メモリ装置及び動作制御プログラム |
| JP2011027679A (ja) * | 2009-07-29 | 2011-02-10 | Osaki Electric Co Ltd | 電流検出器 |
| US8258034B2 (en) * | 2009-08-26 | 2012-09-04 | Micron Technology, Inc. | Charge-trap based memory |
| CN101950758B (zh) * | 2010-07-13 | 2012-10-10 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi衬底的高介电常数材料栅结构及其制备方法 |
| TWI425596B (zh) * | 2011-07-08 | 2014-02-01 | Univ Nat Taiwan | 具雙層陷阱之記憶體結構及其形成方法 |
| US8866213B2 (en) * | 2013-01-30 | 2014-10-21 | Spansion Llc | Non-Volatile memory with silicided bit line contacts |
| US9666593B2 (en) * | 2014-09-29 | 2017-05-30 | Sandisk Technologies Llc | Alternating refractive index in charge-trapping film in three-dimensional memory |
| US9768191B2 (en) | 2015-10-19 | 2017-09-19 | Toshiba Memory Corporation | Semiconductor device |
| US10763104B2 (en) | 2017-09-28 | 2020-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming differential etch stop layer using directional plasma to activate surface on device structure |
| CN110534642B (zh) * | 2018-05-25 | 2023-03-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| US10943818B2 (en) | 2018-10-31 | 2021-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
| KR20230010132A (ko) * | 2021-07-09 | 2023-01-18 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0141195B1 (ko) * | 1994-06-08 | 1998-07-15 | 김광호 | 저저항 게이트전극을 갖는 반도체소자의 제조방법 |
| US6218331B1 (en) * | 1995-03-29 | 2001-04-17 | Equistar Chemicals, L.P. | Polymer-supported catalyst for olefin polymerization |
| US5847460A (en) * | 1995-12-19 | 1998-12-08 | Stmicroelectronics, Inc. | Submicron contacts and vias in an integrated circuit |
| US5796151A (en) * | 1996-12-19 | 1998-08-18 | Texas Instruments Incorporated | Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes |
| US6063698A (en) * | 1997-06-30 | 2000-05-16 | Motorola, Inc. | Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits |
| US5925918A (en) * | 1997-07-30 | 1999-07-20 | Micron, Technology, Inc. | Gate stack with improved sidewall integrity |
| KR100291513B1 (ko) * | 1998-12-22 | 2001-07-12 | 박종섭 | 반도체 소자의 제조방법 |
| US6288419B1 (en) * | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
| US6417084B1 (en) * | 2000-07-20 | 2002-07-09 | Advanced Micro Devices, Inc. | T-gate formation using a modified conventional poly process |
| JP2003068878A (ja) * | 2001-08-23 | 2003-03-07 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US7012297B2 (en) * | 2001-08-30 | 2006-03-14 | Micron Technology, Inc. | Scalable flash/NV structures and devices with extended endurance |
| TW569319B (en) * | 2002-06-06 | 2004-01-01 | Winbond Electronics Corp | Gate structure and method of manufacture |
| KR20040003922A (ko) * | 2002-07-04 | 2004-01-13 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 전극 제조방법 |
| TWI228834B (en) * | 2003-05-14 | 2005-03-01 | Macronix Int Co Ltd | Method of forming a non-volatile memory device |
| KR100671616B1 (ko) * | 2004-06-29 | 2007-01-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 라인 형성방법 |
| US20060043462A1 (en) * | 2004-08-27 | 2006-03-02 | Micron Technology, Inc. | Stepped gate configuration for non-volatile memory |
| KR100634266B1 (ko) * | 2004-09-02 | 2006-10-13 | 삼성전자주식회사 | 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 |
| KR100615585B1 (ko) * | 2004-09-09 | 2006-08-25 | 삼성전자주식회사 | 반도체 소자의 게이트 패턴 형성방법 |
| JP4143589B2 (ja) * | 2004-10-15 | 2008-09-03 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR100714473B1 (ko) * | 2004-10-21 | 2007-05-04 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100586020B1 (ko) * | 2004-11-19 | 2006-06-01 | 삼성전자주식회사 | 반도체 장치의 게이트 형성 방법 |
| TWI246749B (en) * | 2005-03-08 | 2006-01-01 | Powerchip Semiconductor Corp | Method of fabricating a non-volatile memory |
| US20080032470A1 (en) * | 2006-08-04 | 2008-02-07 | Solid State System Co., Ltd. | Method for fabricating non-volatile memory |
-
2007
- 2007-06-29 KR KR1020070065846A patent/KR101033222B1/ko not_active IP Right Cessation
- 2007-12-28 US US11/966,231 patent/US7981786B2/en not_active Expired - Fee Related
-
2008
- 2008-03-20 TW TW097109763A patent/TWI374520B/zh not_active IP Right Cessation
- 2008-05-08 CN CN2008100913724A patent/CN101335208B/zh not_active Expired - Fee Related
- 2008-06-24 JP JP2008164997A patent/JP2009016823A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100104725A (ko) * | 2009-03-19 | 2010-09-29 | 삼성전자주식회사 | 전하 트랩형 메모리 소자의 제조 방법 |
| US9202933B2 (en) | 2010-12-08 | 2015-12-01 | Intellectual Discovery Co., Ltd. | Flash memory using fringing effects and electrostatic shielding |
Also Published As
| Publication number | Publication date |
|---|---|
| US7981786B2 (en) | 2011-07-19 |
| CN101335208B (zh) | 2012-03-14 |
| CN101335208A (zh) | 2008-12-31 |
| KR101033222B1 (ko) | 2011-05-06 |
| US20090004802A1 (en) | 2009-01-01 |
| TWI374520B (en) | 2012-10-11 |
| TW200901392A (en) | 2009-01-01 |
| JP2009016823A (ja) | 2009-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101033222B1 (ko) | 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법 | |
| KR100894098B1 (ko) | 빠른 소거속도 및 향상된 리텐션 특성을 갖는 불휘발성메모리소자 및 그 제조방법 | |
| KR100890040B1 (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| KR100644397B1 (ko) | 박막 처리방법 및 이를 이용한 불 휘발성 메모리 셀의제조방법 | |
| US8039337B2 (en) | Nonvolatile memory device with multiple blocking layers and method of fabricating the same | |
| KR20100012632A (ko) | 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법 | |
| US20090096012A1 (en) | Flash memory device and method of fabricating the same | |
| US20090140322A1 (en) | Semiconductor Memory Device and Method of Manufacturing the Same | |
| US20080085584A1 (en) | Oxidation/heat treatment methods of manufacturing non-volatile memory devices | |
| US6913976B2 (en) | Method of manufacturing semiconductor device | |
| KR100567624B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100945923B1 (ko) | 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법 | |
| JP2008244108A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100814418B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR20070058725A (ko) | 불휘발성 메모리 소자의 제조 방법 | |
| KR20090123326A (ko) | 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법 | |
| KR20080002030A (ko) | 비휘발성 메모리 장치의 게이트 구조물 형성 방법 | |
| KR20080074406A (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR100864929B1 (ko) | 플래시 기억 소자의 형성 방법 | |
| KR100554985B1 (ko) | Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR20090077278A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20060090005A (ko) | 비휘발성 반도체 메모리 소자의 제조방법들 및 그에 의해제조된 메모리 소자들 | |
| KR20090000337A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20070077239A (ko) | 불 휘발성 메모리 장치의 제조 방법 | |
| KR20090095396A (ko) | 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20090522 Effective date: 20110125 |
|
| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |