KR100615585B1 - 반도체 소자의 게이트 패턴 형성방법 - Google Patents
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Abstract
반도체 소자의 게이트 패턴 형성방법을 제공한다. 이 방법은 터널 산화막이 형성된 반도체 기판 상에 제1 도전막 패턴, 게이트간 유전막 패턴 및 제2 도전막 패턴을 포함하는 게이트 구조물을 형성하는 것을 구비한다. 상기 게이트 구조물을 갖는 결과물에 대한 저온 선택적 산화공정을 600℃ 이하의 온도에서 수행하여 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴의 측벽들을 덮는 누설방지 절연막을 형성한다. 상기 누설방지 절연막을 갖는 상기 게이트 구조물의 측벽을 덮는 스페이서를 형성한다. 상기 스페이서를 갖는 결과물에 대하여 추가 산화공정을 600℃ 이하의 온도에서 수행한다.
플래쉬, 재산화, 누설전류, 버즈빅
Description
도 1 내지 도 4는 본 발명의 일실시예에 의한 플래쉬 메모리 소자의 게이트 패턴 형성방법을 나타낸 단면도들이다.
도 5 내지 도 10은 본 발명의 다른 실시예에 의한 플래쉬 메모리 소자의 게이트 패턴 형성방법을 나타낸 단면도들이다.
* 도면의 주요부분에 대한 설명 *
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 도전막 패턴 106 : 게이트간 절연막 패턴
108 : 제2 도전막 패턴 110 : 금속막 패턴
112 : 캐핑막 패턴 114 : 게이트 구조물
118 : 누설방지 절연막 120 : 스페이서
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자의 게이트 패턴 형성방법에 관한 것이다.
플래쉬 메모리 소자는 전기적으로 정보를 소멸시키거나 프로그램할 수 있는 비휘발성 메모리 소자로써 최근 컴퓨터 및 디지탈 카메라등의 전자제품의 메모리 소자로써 널리 활용되고 있다. 상기 플래쉬 메모리 소자의 단위 셀 게이트 패턴은 전하저장층으로 사용되는 부유 게이트(floating gate)와 입,출력 신호를 제어하는 제어 게이트(control gate)의 두개의 게이트를 포함한다. 상기 부유 게이트는 터널 산화막에 의하여 반도체 기판으로 부터 이격되며, 상기 부유 게이트와 상기 제어 게이트는 그들 사이에 개재된 게이트간 절연막(inter-gate dielectric layer)에 의하여 서로 전기적으로 절연 된다. 이 때, 상기 게이트간 절연막은 상기 부유 게이트를 상기 제어 게이트로 부터 절연시킴으로써 상기 부유게이트가 전하저장층의 역할을 할 수 있도록 한다.
일반적으로 상기 부유 게이트 및 상기 제어 게이트는 폴리실리콘막으로 이루어진다. 또한, 상기 게이트간 절연막은 실리콘 산화막/실리콘 질화막/실리콘 산화막(silicon oxide layer/silicon nitride layer/silicon oxide layer;ONO layer) 으로 이루어진다. 그러나, 상기 플래쉬 메모리 소자의 집적도가 증가함에 따라 저저항 게이트 패턴에 대한 요구 및 상기 ONO막을 대체할 수 있는 게이트간 절연막에 대한 요구가 증대하고 있다. 이에 따라, 저저항 게이트 패턴을 구현하기 위하여 폴리실리콘막 상에 금속막을 적층하여 제어게이트를 형성하고 있다. 상기 금속막으로는 낮은 비저항과 높은 융점을 갖는 텅스텐막, 티타늄막 또는 탄탈륨막이 사용 되고 있다. 또한, 상기 게이트간 절연막으로 사용되는 ONO막을 고유전막(high-k dielectric layer)으로 대체하기 위한 연구가 진행되고 있다.
한편, 반도체 소자의 게이트 패턴을 형성하는 공정은 통상, 플라즈마 식각이나 반응성 이온 식각(reactive ion etching; RIE)등의 건식식각이 이용된다. 그러나, 상기 건식식각을 이용하여 게이트 패턴을 형성하는 경우 상기 게이트 패턴 하부의 게이트 산화막의 가장자리가 식각 손상을 받게 되는 문제점이 있다. 이러한 식각 손상은 상기 게이트 산화막의 절연 파괴 전압에 영향을 주어서 소자의 신뢰성을 저해하는 요소로 작용한다. 따라서, 이러한 게이트 산화막의 식각손상을 치유하기 위하여 상기 게이트 패턴을 형성한 후 이른바 재산화공정(reoxidation process)이라고 불리우는 추가적인 산화공정이 수행된다. 상기 재산화 공정의 일예가 미국특허 제6,372,618호에 개시되어 있다.
상기 플래쉬 메모리 소자의 게이트 패턴을 형성하는 공정 중에 상기 재산화 공정은 상기 터널 산화막의 식각손상을 치유하기 위하여 수행된다. 상기 재산화 공정은 약 850℃ 이상의 고온에서 수행되는데, 이 경우에 상기 게이트간 절연막과 상기 부유 게이트 사이의 계면, 및 상기 게이트간 절연막과 상기 제어 게이트 사이의 계면을 통해 산화제(oxidant)가 침투하여 상기 게이트간 절연막의 양측에 버즈빅(bird's beak)이 형성된다. 상기 버즈빅에 의하여 상기 게이트간 절연막의 두께가 증가하는 경우 상기 플래쉬 메모리 소자의 셀 특성 산포가 커지는 문제가 발생할 수 있다. 또한, 상술한 바와 같이 상기 게이트간 절연막으로써 고유전막이 사용되는 경우에 상기 재산화 공정중에 상기 고유전막으로 부터 확산된 금속원자에 의하여 상기 부유 게이트 및 상기 제어 게이트가 오염될 수도 있다.
이러한 문제점들을 해결하기 위하여 상기 게이트 패턴의 측벽을 덮는 실리콘 질화막 스페이서를 형성한 후 재산화 공정을 수행하는 방안이 시도될 수 있다. 그러나, 이 경우에는 상기 실리콘 질화막 스페이서와 상기 게이트 패턴의 계면을 따라 상기 부유 게이트 및 상기 절연 게이트 사이에 누설전류가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 재산화 공정시 버즈빅에 의하여 게이트간 절연막의 두께가 증가하는 현상을 억제하고, 폴리실리콘 게이트간의 누설전류를 방지하여 신뢰성있는 게이트 패턴을 형성하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 누설방지 절연막(leakage barrier insulating layer)을 구비하는 반도체 소자의 게이트 패턴 형성방법을 제공한다.
본 발명의 일 태양에 의하면 상기 반도체 소자의 게이트 패턴 형성방법은 터널 산화막이 형성된 반도체 기판 상에 제1 도전막 패턴, 게이트간 유전막 패턴 및 제2 도전막 패턴을 포함하는 게이트 구조물을 형성하는 것을 구비한다. 상기 게이트 구조물을 갖는 결과물에 대한 저온 선택적 산화공정을 600℃이하의 온도에서 수행하여 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴의 측벽들을 덮는 누설방지 절연막을 형성한다. 상기 누설방지 절연막을 갖는 상기 게이트 구조물의 측벽을 덮는 스페이서를 형성한다. 상기 스페이서를 갖는 결과물에 대하여 추가 산화공정을 600℃ 이하의 온도에서 수행한다.
몇몇 실시예들에 있어서, 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴은 폴리 실리콘막으로 이루어질 수 있다.
다른 실시예들에 있어서, 상기 게이트 구조물은 상기 제2 도전막 패턴 상에 적층된 금속막 패턴을 더 포함할 수 있다. 이 경우에, 상기 금속막 패턴은 텅스텐막 패턴을 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 게이트간 유전막 패턴은 ONO막 또는 고유전막으로 이루어질 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO) 및 탄탄륨 산화막(TaO)으로 이루어진 군에서 선택된 하나의 막 또는 적어도 둘의 조합에 의한 적층막일 수 있다.
또 다른 실시예들에 있어서, 상기 저온 선택적 산화공정은 플라즈마 내에 포함된 수소 라디칼 및 산소 라디칼을 이용한 라디칼 산화공정인 것이 바람직하다.
또 다른 실시예들에 있어서, 상기 누설방지 절연막은 약 5Å 내지 약 100Å의 두께를 갖도록 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 저온 선택적 산화공정을 수행하기 전에, 상기 제1 도전막 패턴, 상기 게이트간 유전막 패턴 및 상기 제2 도전막 패턴의 측벽들을 선택적으로 식각하여 그들의 폭을 감소시킬 수 있다.
또 다른 실시예들에 있어서, 상기 추가 산화공정은 플라즈마를 이용한 라디칼 산화공정일 수 있다.
본 발명의 다른 태양에 의하면, 상기 방법은 터널 산화막이 형성된 반도체 기판 상에 제1 도전막 라인을 형성하는 것을 구비한다. 상기 제1 도전막 라인을 갖는 반도체 기판 상에 게이트간 절연막 및 제2 도전막을 형성한다. 상기 제1 도전막 라인이 노출되도록 상기 제2 도전막 및 상기 게이트간 절연막을 패터닝하여, 게이트간 절연막 패턴 및 제2 도전막 패턴을 포함하고 상기 제1 도전막 라인을 가로지르는 예비 게이트 구조물을 형성한다. 상기 예비 게이트 구조물을 갖는 결과물에 대한 저온 선택적 산화공정을 600℃ 이하의 온도에서 수행하여 상기 제1 도전막 라인의 노출된 영역 및 상기 제2 도전막 패턴의 측벽들을 덮는 누설방지 절연막을 형성한다. 상기 예비 게이트 구조물의 측벽을 덮는 스페이서를 형성한다. 상기 제1 도전막 라인을 패터닝하여 상기 예비 게이트 구조물 및 상기 스페이서의 하부에 중첩되는 제1 도전막 패턴을 형성한다. 상기 제1 도전막 패턴을 갖는 결과물에 대한 추가 산화공정을 수행한다.
몇몇 실시예들에 있어서, 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴은 폴리 실리콘막으로 이루어질 수 있다.
다른 실시예들에 있어서, 상기 제2 도전막 상에 금속막을 형성하는 것을 더 포함할 수 있다. 이 경우에, 상기 금속막은 텅스텐막을 포함할 수 있으며, 상기 제2 도전막 및 상기 게이트간 절연막과 함께 패터닝된다.
또 다른 실시예들에 있어서, 상기 게이트간 유전막은 ONO막 또는 고유전막으로 이루어질 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO) 및 탄탄륨 산화막(TaO)으로 이루어진 군에서 선택된 하나의 막 또는 적어도 둘의 조합에 의한 적층막일 수 있다.
또 다른 실시예들에 있어서, 상기 저온 선택적 산화공정은 플라즈마 내에 포함된 수소 라디칼 및 산소 라디칼을 이용한 라디칼 산화공정인 것이 바람직하다.
또 다른 실시예들에 있어서, 상기 누설방지 절연막은 약 5Å 내지 약 100Å의 두께를 갖도록 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 저온 선택적 산화공정을 수행하기 전에, 상기 제2 도전막 패턴 및 상기 게이트간 유전막 패턴의 측벽들, 및 상기 제1 도전막 라인의 노출된 영역을 선택적으로 식각하여 상기 예비 게이트 구조물의 폭을 감소시킬 수 있다.
또 다른 실시예들에 있어서, 상기 추가 산화공정은 플라즈마를 이용한 라디칼 산화공정일 수 있다.
삭제
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 4는 본 발명의 일실시예에 의한 플래쉬 메모리 소자의 게이트 패턴 형성방법을 나타낸 단면도들이다.
도 1을 참조하면, 반도체기판(100) 상에 터널 산화막(102)이 형성된다. 상기 터널 산화막(102)은 열산화막일 수 있다. 도면에 도시하지는 않았지만, 상기 반도체기판(100)에는 활성영역을 한정하는 소자분리막이 형성되며, 상기 터널 산화막(102)은 상기 활성영역을 덮도록 형성된다. 상기 터널산화막(102)이 형성된 반도체 기판(100) 상에 게이트 구조물(114)이 형성된다. 상기 게이트 구조물(114)은 상기 터널 산화막(102) 상에 차례로 적층된 제1 도전막 패턴(104), 게이트간 유전막 패턴(106) 및 제2 도전막 패턴(108)을 포함한다. 더 나아가, 상기 게이트 구조물(114)은 상기 제2 도전막 패턴(108) 상에 차례로 적층된 금속막 패턴(110) 및 캐핑막 패턴(112)을 더 포함할 수 있다.
상기 제1 도전막 패턴(104) 및 상기 제2 도전막 패턴(108)은 폴리실리콘막으로 이루어질 수 있다. 상기 게이트간 유전막 패턴(106)은 ONO막 또는 고유전막으로 이루어질 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO) 및 탄탄륨 산화막(TaO)으로 이루어진 군에서 선택된 하나의 막 또는 적어도 둘의 조합에 의한 적층막으로 이루어 질 수 있다. 상기 금속막 패턴(110)은 텅스텐막을 포함 할 수 있으며, 바람직하게는 텅스텐 질화막 및 텅스텐의 적층막으로 이루어질 수 있다. 상기 캐핑막 패턴(112)은 실리콘 질화막으로 이루어 질 수 있다. 상기 제1 도전막 패턴(104)은 상기 플래쉬 메모리 소자의 부유 게이트로써 제공되며, 상기 제2 도전막 패턴(108) 및 상기 금속막 패턴(110)은 상기 플래쉬 메모리 소자의 제어 게이트로써 제공된다.
도 2를 참조하면, 상기 게이트 구조물(114)을 형성한 후에, 상기 제1 도전막 패턴(104), 상기 게이트간 유전막 패턴(106) 및 상기 제2 도전막 패턴(108)의 측벽들을 선택적으로(selectively) 식각하여 그들의 폭을 감소시키는 이른바 언더컷 공정(undercut process)이 수행될 수 있다. 상기 언더컷 공정은 상기 제1 도전막 패턴(104), 상기 게이트간 유전막 패턴(106) 및 상기 제2 도전막 패턴(108)을 선택적으로 제거할 수 있는 식각액을 사용한 습식식각일 수 있다. 예를 들어, 상기 제1 도전막 패턴(104) 및 상기 제2 도전막 패턴(108)이 폴리실리콘막으로 이루어지고, 상기 게이트간 유전막 패턴(106)이 ONO막으로 이루어진 경우에, 불산(HF)를 포함하는 용액이 식각액으로 사용될 수 있다. 상기 언더컷 공정을 수행한 결과, 상기 제1 도전막 패턴(104), 상기 게이트간 유전막 패턴(106) 및 상기 제2 도전막 패턴(108)은 도 2에 도시된 바와 같이 상기 금속막 패턴(110) 및 상기 캐핑막 패턴(112)에 비하여 감소된 폭을 갖는다. 한편, 상기 언더컷 공정은 선택적으로(optionally) 수행될 수 있으며, 경우에 따라서는 생략될 수도 있다.
도 3을 참조하면, 상기 언더컷 공정을 수행한 후에, 상기 게이트 구조물 (114)을 갖는 결과물에 대한 저온 선택적 산화공정(116)을 수행한다. 본 발명에 있어서, 상기 저온 선택적 산화공정(116)은 600℃ 이하의 온도에서 수행되는 산화공정을 의미한다. 또한, 상기 저온 선택적 산화공정(116)은 상기 금속막 패턴(110)의 노출된 측벽에 산화막이 형성되지 않는 조건에서 수행되는 선택적 산화공정이다. 특히, 상기 금속막 패턴(110)이 상술한 바와 같이 텅스텐막을 포함하는 경우에 상기 텅스텐막의 노출된 측벽이 산화되지 않도록 하기 위한 저온 선택적 산화공정이 필요하다. 이를 위하여, 상기 저온 선택적 산화공정(116)은 플라즈마내에 포함된 수소 라디칼 및 활성 산소 라디칼을 이용한 라디칼 산화공정인 것이 바람직하다. 상기 저온 선택적 산화공정(116)을 수행한 결과, 상기 제1 도전막 패턴(104) 및 상기 제2 도전막 패턴(108)의 측벽들을 덮는 누설방지 절연막(118)이 형성된다. 상기 누설방지 절연막(118)은 실리콘 산화막일 수 있다. 이 경우에, 상기 누설방지 절연막(118)은 상기 게이트 구조물(114)의 폭이 과도하게 증가하는 것을 방지하기 위한 적절한 두께로써, 약 5Å 내지 약 100Å의 두께를 갖도록 형성되는 것이 바람직하다. 또한, 상술한 바와 같이 언더컷 공정이 수행된 경우에는 상기 누설방지 절연막(118)에 의하여 상기 게이트 구조물(114)의 폭이 증가하는 것을 미리 방지할 수 있게 됨으로써 후속의 층간절연막이 용이하게 형성될 수 있다. 상기 저온 선택적 산화공정(116)은 600℃ 이하의 온도에서 수행되므로 상기 누설방지막(118)이 형성되는 동안 버즈빅에 의하여 상기 게이트간 절연막(106)의 두께가 증가하는 것이 억제될 수 있다.
도 4를 참조하면, 상기 반도체기판(100) 상에 상기 누설 방지절연막(118)을 갖는 상기 게이트 구조물(114)을 콘포말하게 덮는 스페이서용 절연막을 형성한다. 상기 스페이서용 절연막은 실리콘 질화막으로 형성할 수 있으며, 약 10Å 내지 약 100Å의 두께로 형성될 수 있다. 이후, 상기 스페이서용 절연막을 에치백하여 상기 누설 방지절연막(118)을 갖는 상기 게이트 구조물(114)의 측벽을 덮는 스페이서 (120)를 형성한다. 상기 스페이서(120)는 상기 게이트 구조물 (114)과 함께 플래쉬 메모리 소자의 게이트 패턴을 구성한다. 상기 누설방지 절연막(118)은 상기 스페이서(120)가 상기 게이트 구조물(114)과 직접 접하는 경우에 그들의 계면을 따라 부유게이트로써 제공되는 상기 제1 도전막 패턴(104)와 제어 게이트로써 제공되는 상기 제2 도전막 패턴(106) 사이에 누설전류가 발생하는 것을 방지하는 역할을 한다. 이후, 상기 스페이서(120)를 갖는 결과물에 대한 추가 산화공정(122)이 수행될 수 있다. 상기 추가 산화공정(122)은 게이트 재산화 공정으로 불리울 수 있다. 상기 추가 산화공정(122)은 상기 스페이서(120)을 형성하는 과정에서 상기 터널 산화막(102)에 가해진 식각 손상을 치유하기 위하여 수행된다. 이 경우에, 상기 추가 산화공정(122)은 상기 저온 선택적 산화공정(116)에 비하여 보다 넓은 공정마진을 가지고 수행될 수 있다. 즉, 상기 스페이서(120)에 의하여 상기 금속막 패턴(110)의 산화 및 상기 게이트간 절연막(106)의 버즈빅이 방지될 수 있으므로 산소가스를 이용한 건식 산화공정, 산소 및 수증기 분위기의 열처리로에서 수행되는 습식산화 공정, 및 플라즈마를 이용한 라디칼 산화공정이 제한 없이 적용될 수 있다. 그러나, 상기 추가 산화공정(122)은 상기 터널 산화막(102)의 측부에 과도한 버즈빅이 발생하는 것을 방지하기 위하여 상기 저온 선택적 산화공정(116)과 같이 600℃ 이하에서 수행되는 라디칼 산화공정인 것이 바람직하다.
도 5 내지 도 10은 본 발명의 다른 실시예에 의한 플래쉬 메모리 소자의 게이트 패턴 형성방법을 나타낸 단면도들이다.
도 5를 참조하면, 반도체기판(300) 상에 터널 산화막(302)이 형성된다. 상기 터널 산화막(302)은 열산화막일 수 있다. 도 1에서 설명된 바와 같이 상기 터널 산화막(302)은 소자분리막에 의하여 한정된 활성영역을 덮도록 형성된다. 상기 터널 산화막(302)이 형성된 반도체기판 상에 제1 도전막 라인(304)을 형성한다. 상기 제1 도전막 라인(304)은 상기 터널 산화막(302) 상에 폴리실리콘막을 형성하고, 사진 및 식각공정을 수행하여 상기 폴리실리콘막을 패터닝함으로써 형성될 수 있다. 이 경우에, 상기 제1 도전막 라인(304)은 상기 활성영역을 덮는 라인형태를 갖도록 형성될 수 있다. 이후, 상기 제1 도전막 라인(304)을 갖는 반도체 기판 상에 게이트간 유전막(306), 제2 도전막(308), 금속막(310) 및 캐핑막(312)을 차례로 형성한다. 상기 게이트간 유전막(306)은 ONO막 또는 고유전막으로 이루어질 수 있다. 이 경우에, 상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO) 및 탄탄륨 산화막(TaO)으로 이루어진 군에서 선택된 하나의 막 또는 적어도 둘의 조합에 의한 적층막으로 형성될 수 있다. 상기 제2 도전막(308)은 폴리실리콘막으로 형성될 수 있다. 또한, 상기 금속막(310)은 텅스텐 질화막 및 텅스텐막의 적층막으로 형성될 수 있다. 상기 캐핑막(312)은 실리콘 질화막으로 형성될 수 있다.
도 6을 참조하면, 통상의 사진 및 식각공정을 수행하여 상기 제1 도전막 라인(304)이 노출되도록 상기 캐핑막(312), 상기 금속막(310), 상기 제2 도전막 (308) 및 상기 게이트간 절연막(306)을 패터닝한다. 그 결과, 게이트간 절연막 패턴(306′), 제2 도전막 패턴(308′), 금속막 패턴(310′) 및 캐핑막 패턴(312′)을 포함하는 예비 게이트 구조물(314)이 형성된다. 상기 예비 게이트 구조물(314)은 그 하부의 상기 제1 도전막 라인(304)을 가로지르도록 형성된다. 이때, 도 6에 도시된 바와 같이 상기 제1 도전막 라인(304)의 상부가 소정두께 식각될 수 있다.
도 7을 참조하면, 상기 제2 도전막 패턴(308) 및 상기 게이트간 유전막 패턴(306)의 측벽들, 및 상기 제1 도전막 라인(304)의 노출된 영역을 선택적으로 식각하여 그들의 폭을 감소시키는 언더컷 공정이 수행될 수 있다. 이 과정에서, 상기 제1 도전막 라인(304)의 상부영역이 식각되어 상기 제1 도전막 라인(304)은 더욱 감소된 두께를 갖을 수 있다. 한편, 상기 언더컷 공정은 선택적으로 (optionally) 수행될 수 있으며, 경우에 따라서는 생략될 수도 있다.
도 8을 참조하면, 상기 언더컷 공정을 수행한 후에, 상기 게이트 구조물 (314)을 갖는 결과물에 대한 저온 선택적 산화공정(316)을 수행한다. 상기 저온 선택적 산화공정(316)은 600℃이하의 온도에서 수행되는 라디칼 산화공정인 것이 바람직하다. 그 결과, 상기 제1 도전막 라인(304)의 노출된 영역 및 상기 제2 도전막 패턴(308′)의 측벽들을 덮는 누설방지 절연막(318)이 형성된다. 상기 누설방지 절연막(318)은 약 5Å 내지 약 100Å의 두께를 갖도록 형성되는 것이 바람직하다. 그 밖에 상기 저온 선택적 산화공정(316)에 대한 자세한 설명은 도 3을 참조하여 설명되었으므로 이하에서는 생략한다.
도 9를 참조하면, 상기 누설방지 절연막(318)이 형성된 결과물을 콘포말하게 덮는 실리콘 질화막을 형성한다. 상기 실리콘 질화막은 약 10Å 내지 약 100Å의 두께로 형성될 수 있다. 이후, 상기 실리콘 질화막을 에치백하여 상기 누설 방지절연막(318)을 갖는 상기 예비 게이트 구조물(314)의 측벽을 덮는 스페이서 (320)를 형성한다. 다음으로, 상기 캐핑막 패턴(312′) 및 상기 스페이서 (320)를 식각마스크로 사용하여 상기 누설 방지 절연막(318) 및 상기 제1 도전막 라인(도 8의 304)을 이방성식각한다. 그 결과, 상기 예비 게이트 구조물(314) 및 상기 스페이서(320)의 하부에 중첩되는 제1 도전막 패턴(304′)이 형성된다. 상기 제1 도전막 패턴(304′)은 상기 예비 게이트 구조물(314)와 함께 게이트 구조물(314′)을 구성한다.
도 10을 참조하면, 상기 스페이서(320)를 갖는 결과물에 대한 추가 산화공정(322)을 수행한다. 상기 추가 산화공정(322)은 게이트 재산화 공정으로 불리울 수 있다. 상기 추가 산화공정(322)은 상기 제1 도전막 패턴(304′)을 형성하기 위한 이방성식각 중에 상기 터널 산화막(302)에 가해진 식각 손상을 치유하기 위하여 수행된다. 그 결과, 상기 제1 도전막 패턴(304′)의 노출된 측벽들을 덮는 측벽 산화막(324)이 형성된다. 상기 측벽 산화막(324)은 실리콘 산화막일 수 있다. 상기 추가 산화공정(322)은 상기 터널 산화막(302)의 측부에 과도한 버즈빅이 발생하는 것을 방지하기 위하여 상기 저온 선택적 산화공정(316)과 같이 600℃ 이하에서 수행되는 라디칼 산화공정인 것이 바람직하다. 이후, 도면에 도시하지는 않았지만, 상기 스페이서(320) 및 상기 측벽 산화막(324)을 덮는 추가 스페이서를 형성하는 공정이 더 수행될 수 있다. 이 경우에, 상기 추가 스페이서는 실리콘 질화막으로 형성될 수 있다.
상술한 바와 같이 본 발명에 의하면 저온 선택적 산화 공정을 통하여 폴리실리콘 게이트들의 측벽을 덮는 누설방지 절연막을 형성한다. 이후, 스페이서를 형성하고 게이트 재산화 공정을 수행함으로써 버즈빅에 의하여 게이트간 절연막의 두께가 증가하는 현상을 억제할 수 있다. 또한, 상기 스페이서 및 상기 폴리실리콘 게이트들 사이에 누설방지 절연막을 형성함으로써 상기 스페이서와 상기 폴리실리콘 게이트들 사이의 계면을 통하여 누설전류가 발생하는 것을 방지할 수 있다. 더 나아가, 게이트 구조물의 측벽을 차례로 덮는 누설방지 절연막 및 스페이서를 형성한 후 게이트 재산화 공정을 수행함으로써 상기 게이트 재산화 공정의 공정마진을 향상시킬 수 있다.
Claims (25)
- 터널 산화막이 형성된 반도체 기판 상에 제1 도전막 패턴, 게이트간 유전막 패턴 및 제2 도전막 패턴을 포함하는 게이트 구조물을 형성하고,상기 게이트 구조물을 갖는 결과물에 대한 저온 선택적 산화공정을 600℃ 이하의 온도에서 수행하여 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴의 측벽들을 덮는 누설방지 절연막을 형성하고,상기 누설방지 절연막을 갖는 상기 게이트 구조물의 측벽을 덮는 스페이서를 형성하고,상기 스페이서를 갖는 결과물에 대하여 추가 산화공정을 600℃ 이하의 온도에서 수행하는 것을 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 제1 도전막 패턴 및 상기 제2 도전막 패턴은 폴리 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 게이트 구조물은 상기 제2 도전막 패턴 상에 적층된 금속막 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 3 항에 있어서,상기 금속막 패턴은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 게이트간 유전막 패턴은 ONO막 또는 고유전막으로 이루어 지는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 5 항에 있어서,상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO) 및 탄탄륨 산화막(TaO)으로 이루어진 군에서 선택된 하나의 막 또는 적어도 둘의 조합에 의한 적층막인 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 삭제
- 제 1 항에 있어서,상기 저온 선택적 산화공정은 플라즈마 내에 포함된 수소 라디칼 및 산소 라디칼을 이용한 라디칼 산화공정인 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 누설방지 절연막은 약 5Å 내지 약 100Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 스페이서는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 1 항에 있어서,상기 저온 선택적 산화공정을 수행하기 전에, 상기 제1 도전막 패턴, 상기 게이트간 유전막 패턴 및 상기 제2 도전막 패턴의 측벽들을 선택적으로 식각하여 그들의 폭을 감소시키는 것을 더 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 삭제
- 제 1 항에 있어서,상기 추가 산화공정은 플라즈마를 이용한 라디칼 산화공정인 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 터널 산화막이 형성된 반도체 기판 상에 제1 도전막 라인을 형성하고,상기 제1 도전막 라인을 갖는 반도체 기판 상에 게이트간 절연막 및 제2 도전막을 형성하고,상기 제1 도전막 라인이 노출되도록 상기 제2 도전막 및 상기 게이트간 절연막을 패터닝하여, 게이트간 절연막 패턴 및 제2 도전막 패턴을 포함하고 상기 제1 도전막 라인을 가로지르는 예비 게이트 구조물을 형성하고,상기 예비 게이트 구조물을 갖는 결과물에 대한 저온 선택적 산화공정을 600℃ 이하의 온도에서 수행하여 상기 제1 도전막 라인의 노출된 영역 및 상기 제2 도전막 패턴의 측벽들을 덮는 누설방지 절연막을 형성하고,상기 예비 게이트 구조물의 측벽을 덮는 스페이서를 형성하고,상기 제1 도전막 라인을 패터닝하여 상기 예비 게이트 구조물 및 상기 스페이서의 하부에 중첩되는 제1 도전막 패턴을 형성하고,상기 제1 도전막 패턴을 갖는 결과물에 대한 추가 산화공정을 수행하는 것을 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 14 항에 있어서,상기 제1 도전막 패턴 및 상기 제2 도전막 패턴은 폴리 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 14 항에 있어서,상기 제2 도전막 상에 금속막을 형성하는 것을 더 포함하되, 상기 금속막은 상기 제2 도전막 및 상기 게이트간 절연막과 함께 패터닝되는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 16 항에 있어서,상기 금속막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 14 항에 있어서,상기 게이트간 유전막은 ONO막 또는 고유전막으로 이루어 지는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 18 항에 있어서,상기 고유전막은 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 하프늄 실리콘 산화막(HfSiO), 하프늄 알루미늄 산화막(HfAlO) 및 탄탄륨 산화막(TaO)으로 이루어진 군에서 선택된 하나의 막 또는 적어도 둘의 조합에 의한 적층막인 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 삭제
- 제 14 항에 있어서,상기 저온 선택적 산화공정은 플라즈마 내에 포함된 수소 라디칼 및 산소 라디칼을 이용한 라디칼 산화공정인 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 14 항에 있어서,상기 누설방지 절연막은 약 5Å 내지 약 100Å의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 14 항에 있어서,상기 스페이서는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
- 제 14 항에 있어서,상기 저온 선택적 산화공정을 수행하기 전에, 상기 제2 도전막 패턴 및 상기 게이트간 유전막 패턴의 측벽들, 및 상기 제1 도전막 라인의 노출된 영역을 선택적 으로 식각하여 상기 예비 게이트 구조물의 폭을 감소시키는 것을 더 포함하는 반도체 소자의 게이트 패턴 형성방법.
- 제 14 항에 있어서,상기 추가 산화공정은 플라즈마를 이용한 라디칼 산화공정인 것을 특징으로 하는 반도체 소자의 게이트 패턴 형성방법.
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2004
- 2004-09-09 KR KR1020040072347A patent/KR100615585B1/ko not_active IP Right Cessation
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| KR100946056B1 (ko) | 2008-03-11 | 2010-03-09 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
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| KR20060023489A (ko) | 2006-03-14 |
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