KR100905138B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성되며, 상기 반도체 기판 상에 배열된 복수의 메모리 셀을 갖는 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 셀 각각은, 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 축적 전하층과, 상기 축적 전하층 상에 형성된 제2 절연막과, 상기 축적 전하층 상에 상기 제2 절연막을 개재하여 형성되며, 금속 또는 금속 실리사이드를 함유하는 제어 전극을 구비하고, 상기 메모리 셀의 채널 폭 방향에서, 상기 제어 전극의 하부 각부는, 반도체로 구성되며, 또한, 상기 금속 또는 상기 금속 실리사이드를 함유하지 않는다.
절연막, 전하 축적층, 제어 전극, 도전막, 메모리 셀 어레이, 다결정 실리콘막

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은 일본 특허 출원 2006-324472(2006년 11월 30일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 금속 또는 금속 실리사이드를 함유하는 제어 전극을 구비한 반도체 장치에 관한 것이다.
최근에는, LSI의 고밀도화에 수반하여, 캐패시터 절연막, 게이트 절연막은, 박막화의 일로를 걷고 있다. 박막화에 수반되는 리크 전류의 상승을 피하기 위해서, 3차원 구조의 셀을 도입하거나, 유전률이 높은 절연막의 채용이 시도되고 있다.
예를 들면, 플래시 메모리에서는, 부유 게이트 전극과 제어 게이트 전극 사이에 형성되는 절연막(게이트 전극간 절연막)으로서, ONO막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 3층 적층막), Al2O3막 등의 고유전률막을 이용함과 함께, 메모리 셀을 3차원 구조로 하여 게이트 전극간 절연막의 면적을 크게 함으로써, 게이트 전극간 절연막에 걸리는 전계를 억제하여, 리크 전류의 증가를 억제해 왔다.
그러나, 한층 더한 미세화(하프 피치 32㎚ 세대 이후)에 수반되는, 게이트 전극간 절연막의 박막화에 의해, 이하의 문제를 무시할 수 없게 되고 있다. 즉, 제어 게이트 전극의 하부 각부에 전계가 집중되어, 그 하부 각부에서의 게이트 전극간 절연막의 절연 내압 부족 및 리크 전류의 증가를 무시할 수 없게 된다고 하는 문제가 생긴다(일본 특개 2000-200841호 공보).
본 발명의 일 양태에 따르면, 반도체 기판과, 상기 반도체 기판 상에 형성되며, 상기 반도체 기판 상에 배열된 복수의 메모리 셀을 갖는 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 셀 각각은, 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 축적 전하층과, 상기 축적 전하층 상에 형성된 제2 절연막과, 상기 축적 전하층 상에 상기 제2 절연막을 개재하여 형성되며, 금속 또는 금속 실리사이드를 함유하는 제어 전극을 구비하고, 상기 메모리 셀의 채널 폭 방향에서, 상기 제어 전극의 하부 각부는, 반도체로 구성되며, 또한, 상기 금속 또는 상기 금속 실리사이드를 함유하지 않는 반도체 장치가 제공된다.
본 발명의 다른 양태에 따르면, 반도체 기판과, 상기 반도체 기판 상에 형성되며, 상기 반도체 기판 상에 배열된 복수의 메모리 셀을 구비하는 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 셀 각각은, 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 축적 전하층과, 상기 축적 전하층 상에 형성된 제2 절연막과, 상기 축적 전하층 상에 상기 제2 절연막을 개재하여 형성되며, 금속 또는 금속 실리사이드를 함유하는 제어 전극을 구비하고, 상기 제어 전극은 상기 제2 절연막과 접하는 부분을 포함하고, 상기 제2 절연막과 접하는 부분은, 반도체로 구성되며, 또한, 상기 금속 또는 금속 실리사이드를 함유하지 않는 반도체 장치가 제공된다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
도 1 내지 도 14는, 본 실시예의 반도체 장치의 제조 방법을 도시하는 단면도이다. 본 실시예의 반도체 장치는 플래시 메모리를 포함한다. 도 1 내지 도 10 및 도 13은, 그 플래시 메모리를 구성하는 복수의 메모리 셀의 채널 폭 방향의 단면도이다. 또한，도 11 및 도 12는, 상기 플래시 메모리를 구성하는 복수의 메모리 셀의 채널 길이 방향의 단면도이다.
[도 1]
p형 실리콘 기판(10)(혹은 n형 실리콘 기판의 표면에 형성된 p형 웰) 상에 터널 절연막(11)이 형성된다. 터널 절연막(11)은, 예를 들면, 터널 산화막(11)이며, 그 두께는 1∼15㎚ 정도이다.
터널 절연막(11) 상에 부유 게이트 전극(전하 축적층)의 일부(하부)로 되는 제1 도전막(12)이 CVD 프로세스에 의해 형성된다. 제1 도전막(12)의 두께는, 10∼200㎚ 정도이다. 제1 도전막(12)은, 예를 들면, 다결정 실리콘막이다.
제1 도전막(12) 상에 실리콘 질화막(13), 실리콘 산화막(14)이 CVD 프로세스 에 의해 순차적으로 형성된다. 실리콘 질화막(13)의 두께는, 50∼200㎚ 정도이다. 실리콘 산화막(14)의 두께는, 50∼400㎚ 정도이다.
포토리소그래피 프로세스에 의해 실리콘 산화막(14) 상에 레지스트 패턴(15)이 형성된다.
[도 2]
레지스트 패턴(15)을 마스크로 이용하여, 실리콘 산화막(14)을 에칭함으로써, 실리콘 산화막(14)에 레지스트 패턴(15)의 패턴이 전사된다. 레지스트 패턴(15)이 제거되고, 그 후, 실리콘 산화막(14)을 마스크로 이용하여, 실리콘 질화막(13), 제1 도전막(12), 터널 절연막(11), 실리콘 기판(10)을 순차적으로 에칭함으로써, 소자 분리홈(shallow trench)(16)이 형성된다. 이 에칭 후에, 에칭에 의해 형성된 단면의 데미지를 제거하기 위한 고온 후 산화 프로세스가 행해진다. 그 결과, 소자 분리홈의 저면 및 측면의 실리콘 기판(10)의 표면에는 실리콘 산화막(도시 생략)이 형성된다.
[도 3]
소자 분리홈(16) 내가 매립되도록 전체면 상에 소자 분리 절연막(17)이 형성된다. 소자 분리 절연막(17)의 두께는, 200∼1500㎚ 정도이다. 여기서는, 소자 분리 절연막(17)은 실리콘 산화막으로 하지만, 다른 절연막이어도 된다. 질소 분위기 또는 산소 분위기 속에서의 고온 열처리에 의해, 소자 분리 절연막(17)의 밀도가 높여진다(고밀도화 처리).
[도 4]
실리콘 질화막(13)을 스톱퍼로 이용하여, CMP 프로세스(Chemical Mechanical Polishing)에 의해, 표면이 평탄화되고, 그 후, 실리콘 산화막과 선택비로써 에칭하는 것이 가능한 용액, 예를 들면, 핫 인산을 이용하여, 실리콘 질화막(13)이 제거된다.
본 실시예에서는，STI(Shallow Trench Isolation)를 형성할 때에, 실리콘 질화막(13) 및 실리콘 산화막(14)의 적층막을 마스크로서 이용하고 있지만, 막 두께 및 반응성 이온 에칭 조건을 적절하게 하면, 단층의 실리콘 질화막, 단층의 실리콘 산화막, 혹은, 다른 단층 및/또는 다층의 절연막 중 어느 것이라도 실리콘과의 선택비를 취할 수 있는 재료이면, 마스크재로서 이용하는 것이 가능하다.
[도 5]
CVD 프로세스 등의 단차 피복성이 우수한 프로세스를 이용하여, 실리콘 질화막(13)이 제거되어 생긴 홈이 매립되도록, 전체면 상에 부유 게이트 전극의 일부(상부)를 구성하는 제2 도전막(18)이 형성된다. 제2 도전막(18)은 제1 도전막(12)보다도 두껍다. 제2 도전막(18)은, 예를 들면, 다결정 실리콘막이다.
[도 6]
소자 분리 절연막(17)을 스톱퍼로 이용하여, CMP 프로세스에 의해, 표면(제1 도전막(18), 소자 분리 절연막(17))이 평탄화되고, 그 후, 실리콘 질화막과 선택비로써 에칭하는 것이 가능한 방법에 의해, 소자 분리 절연막(17)을 선택적으로 후퇴시킴으로써, 제2 도전막(18)의 하부를 제외한 부분의 측면을 노출시킨다. 상기 에칭은, 웨트 및 드라이 모두 가능하다.
[도 7]
제2 도전막(부유 게이트 전극)(18)의 상면 및 측면 상에, 실리콘 산화막보다도 유전률이 높은, 다층 구조의 게이트 전극간 절연막(19∼23)이 형성된다.
구체적으로는, 실리콘 질화막(19)(두께 : 1∼5㎚), 실리콘 산화막(20)(두께 : 1∼5㎚), 고유전률막으로서의 Al2O3막(21)(두께 : 1∼10㎚), 실리콘 산화막(22)(두께 : 1∼5㎚), 실리콘 질화막(23)(두께 : 1∼5㎚)이 순차적으로 형성된다. 각 막(19∼23)의 두께는 반도체 장치의 성능에 의해 적절히 설정된다. 게이트 전극간 절연막(19∼23)으로서, 실리콘 질화막보다도 유전률이 높은 단층 또는 다층 구조의 절연막을 이용해도 된다.
또한, 본 실시예에서는, 고유전률막으로서 Al2O3막(21)이 사용되고 있지만, 그 이외에도, 예를 들면, 비유전률이 10 정도인 마그네슘 산화물(Mg0)막, 비유전률이 16 정도인 이트륨 산화물(Y2O3)막, 비유전률이 22 정도인 하프늄 산화물(HfO2)막, 지르코늄 산화물(ZrO2)막 및 란탄 산화물(La2O3)막 중 어느 하나의 단층막이 사용 가능하다. 게다가, 하프늄 실리케이트(HfSiO)막이나 하프늄 알루미네이트(HfAlO)막과 같은 3원형의 화합물로 이루어지는 절연막이어도 된다. 즉, 실리콘(Si), 알루미늄(Al), 마그네슘(Mg), 이트륨(Y), 하프늄(Hf), 지르코늄(Zr), 란탄(La) 중 어느 하나의 원소를 적어도 함유하는 산화물 혹은 질화물이어도 사용 가능하다.
또한, 본 실시예에서는, 게이트 전극간 절연막의 구조로서는, 실리콘 질화막 /실리콘 산화막/고유전률막/실리콘 산화막/실리콘 질화막의 적층 구조에 대해서 설명하였지만, 그 이외의 구조, 예를 들면, 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층 구조, 실리콘 질화막/실리콘 산화막/실리콘 질화막/실리콘 산화막/실리콘 질화막의 적층 구조도 반도체 장치의 성능에 의해 적절하게 선택하는 것이 가능하다. 게다가, 단층이어도 된다. 부유 게이트 전극 및 제어 게이트 전극이 다결정 실리콘막으로 구성되어 있는 경우, 게이트 전극간 절연막은 인터폴리 절연막으로도 불린다.
[도 8]
실리콘 질화막(23) 상에 다결정 실리콘막(24)이 형성된다. 다결정 실리콘막(24)의 두께는, 예를 들면, 10㎚이다.
[도 9]
다결정 실리콘막(24)을 선택적 또한 이방적으로 에칭함으로써, 제2 도전막(부유 게이트 전극)(18) 사이에 끼워진 게이트 전극간 절연막(19∼23)의 하부 바닥의 각부, 즉, 전계 집중이 발생하는 부분에, 제어 게이트 전극의 일부를 구성하는 다결정 실리콘막(24)(전계 집중 완화 부재)이 남겨진다.
상기 에칭은, 예를 들면, RIE(Reactive Ion Etching)를 이용하여 행해지고, 그 조건은, 예를 들면, RIE를 이용한 통상의 RIE 사이드월 남김의 조건에서 에칭 시간을 3배 내지 10배로 한 것이다.
다결정 실리콘막(24)은, 게이트 전극간 절연막(19∼23)의 하부 바닥의 각부 외에, 게이트 전극간 절연막(19∼23)의 상면의 일부에 남겨져도 된다.
그 후, 다결정 실리콘막(24)의 표면에 얇은 산화막(도시 생략)이 형성된다. 얇은 산화막이란, 다결정 실리콘막(24)과 도 14의 공정에서 형성되는 제어 게이트 전극(29)이 전기적으로 접속되는 두께를 갖는 산화막이다.
상기 산화막은, 예를 들면, 5ppm의 O3를 함유하는 순수 중에 기판을 30분간침수함으로써 형성된다. 상기 산화막은, 다결정 실리콘막(24)과 도 10의 공정에서 형성되는 Co막(28)의 반응(실리사이데이션)을 방지하기 위한 막(반응 방지막)이다.
본 실시예의 제조 방법은, 상기 산화막(반응 방지막)을 형성하기 위한 특별한 공정을 포함하지만, 다결정 실리콘막(24)의 표면에 형성되는 자연 산화막을 상기 산화막(반응 방지막)으로서 사용함으로써, 상기 공정을 생략하는 것도 가능하다.
[도 10, 도 11]
제어 게이트 전극으로 되는 다결정 실리콘막(25)이 형성되고, 그 후, 리소그래피 프로세스 및 에칭 프로세스(예를 들면 RIE 프로세스)에 의해, 다결정 실리콘막(25)은 제어 게이트 전극 형상으로 가공된다. 다결정 실리콘막(25)의 두께는, 예를 들면, 40㎚이다. 또한，도 11은, 도 10의 A-A 단면도(채널 길이 방향의 단면도)이다.
여기서, 도 9의 다결정 실리콘막(24)의 에칭 공정은 에칭 장치 내에서 행해지고, 도 10, 도 11의 다결정 실리콘막(25)의 형성은 성막 장치 내에서 행해진다. 그 때문에，에칭 장치로부터 성막 장치로 기판을 이동할 때에, 다결정 실리콘 막(24)의 표면에 자연 산화막을 형성하는 것이 가능하게 된다. 즉, 전술한 바와 같은, 5ppm의 O3를 함유하는 순수 중에 기판을 30분간 침수하는 방법을 이용하지 않아도, 다결정 실리콘막(24)의 표면에 얇은 산화막(반응 방지막)을 형성하는 것은 가능하다.
[도 12]
게이트 구조(11, 12, 18∼23, 25)를 마스크로 하여, 실리콘 기판(10)의 표면에 n형 불순물을 도입하고, 그 후, 열처리를 행함으로써, 한 쌍의 소스/드레인 영역(26)이 자기 정합적으로 형성된다. 이와 같이 하여 메모리 셀이 얻어진다. 도 12에는, 2개의 메모리 셀만 도시하고 있지만, 실제로는, 기억 용량에 대응한 다수의 메모리 셀이 형성되고, 복수의 메모리 셀이 배열된 메모리 셀 어레이가 얻어진다.
게이트 구조(11, 12, 18∼23, 25) 사이가 매립되도록, 층간 절연막(27)으로 되는 절연막을 전체면에 형성하고, 그 후, 이 절연막을 제어 게이트 전극(25)의 표면이 노출되도록 CMP 프로세스에 의해 연마함으로써, 표면(제어 게이트 전극(25), 층간 절연막(27))이 평탄화된다.
[도 13]
전체면 상에 코발트(Co)막(28)이 형성된다. Co막(28)의 두께는, 예를 들면, 10㎚이다.
[도 14]
열처리에 의해, Co막(28)과 다결정 실리콘막(25)을 반응시킴으로써, Co 실리사이드로 구성된 제어 게이트 전극(29)(제어 전극)이 형성된다.
이때, 다결정 실리콘막(24)의 표면에는 얇은 산화막 혹은 자연 산화막이 형성되어 있기 때문에, 다결정 실리콘막(24)과 Co막(28)의 반응은 억제된다. 따라서, 도 13의 공정(실리사이데이션) 후에도, 다결정 실리콘막(24)은 각부에 남는다.
이상 설명한 본 실시예의 제조 방법에 따르면, 복수의 메모리 셀이 배열된 메모리 셀 어레이를 포함하는 반도체 장치로서, 상기 메모리 셀은, 실리콘 기판(10) 상에 형성된 터널 절연막(11)(제1 절연막)과, 터널 절연막(11) 상에 형성된 부유 게이트 전극(12, 18)과, 부유 게이트 전극(12, 18) 상에 형성된 게이트 전극간 절연막(19∼23)(제2 절연막)과, 부유 게이트 전극(12, 18) 상에 게이트 전극간 절연막(19∼23)을 개재하여 형성되며, 금속 실리사이드를 함유하는 제어 게이트 전극(29)을 구비하여 이루어지고, 상기 메모리 셀의 채널 폭 방향에서, 제어 게이트 전극(29)의 하부 각부가, 실리콘(반도체)으로 구성되며, 금속 실리사이드를 함유하지 않는 전계 집중 완화 부재로서의 다결정 실리콘막(24)으로 구성되어 있는 반도체 장치가 얻어진다. 이상 설명한 제조 방법은, 실시예의 반도체 장치를 얻기 위한 하나의 제조 방법으로서, 다른 제조 방법에 의해서도 상기 구성을 구비한 실시예의 반도체 장치는 얻어진다.
본 실시예와 같이, 제어 게이트 전극으로서 실리사이드 전극(FUSI : fully silicided)을 이용한 경우, 다결정 실리콘막을 이용한 경우와는 달리, 제어 게이트 전극의 공핍화에 의한 게이트 전극간 절연막의 용량 저하를 방지할 수 있다.
또한, 본 실시예와 같이, 제어 게이트 전극에 실리사이드 전극을 이용한 경우에는, 제어 게이트 전극 내 전계 집중이 걸리는 부분(전극 각부)을 다결정 실리콘막으로 구성함으로써, 전극 각부의 게이트 전극간 절연막에 걸리는 국소적인 고전계를 완화하는 것이 가능하게 된다.
여기서, 국소적인 고전계를 완화하는 다른 구조로서, 전극 각부의 게이트 전극간 절연막을 두껍게 하는 구조가 생각된다. 구체적으로는, 전극 각부 상에 SiO2막 등의 절연막을 형성하는 것이 생각된다. 그러나, 이와 같이 전극 각부 상에 절연막을 형성한 경우에는, 절연막이 형성된 부분의 전체에서 용량이 저하되게 된다(결합비의 저하).
한편, 본 실시예와 같이, 전극 각부 상에 다결정 실리콘막을 형성한 경우에는, 전계의 강도에 따라서 다결정 실리콘막의 공핍층이 증대하고, 게이트 전극간 절연막에 걸리는 전계는 낮아진다. 제어 게이트 전극에 마이너스의 전압이 인가된 경우에는, 다결정 실리콘막(24)은 게이트 전극간 절연막과의 계면에 쇼트키 접합에 의한 공핍층이 발생하고, 제어 게이트 전극에 플러스의 전압이 인가된 경우에는, 다결정 실리콘막(24)은 게이트 전극간 절연막과의 계면측에 공핍층이 발생한다.
즉, 전계 집중이 일어나는 부분도 포함시킨 영역 상에 다결정 실리콘막(24)을 형성함으로써, 게이트 전극간 절연막의 평탄부(전계가 그다지 강하지 않은 부분)에서는 다결정 실리콘막(24)의 공핍층의 넓어짐은 작고, 게이트 전극간 절연막의 각부(전계가 강해지는 부분)에서는 전계가 강해질수록 다결정 실리콘막(24)의 공핍층이 넓어지기 때문에, 용량 저하를 충분히 억제하면서, 게이트 전극간 절연막에 걸리는 전계를 낮게 할 수 있다.
이와 같이 하여 3차원 구조의 메모리 셀을 이용해도, 게이트 전극간 절연막의 특성을 최대한으로 이끌어 낼 수 있어, 보다 미세한 메모리 셀, 예를 들면, 하프 피치 32㎚ 세대 이후의 메모리 셀을 용이하게 실현할 수 있게 된다.
그런데, 특허 문헌1의 도 1에는, 절연 내압 부족 및 리크 전류의 증가를 억제하는 수단으로서, 절연체로 이루어지는 사이드월 스페이서를 이용하는 구조가 개시되어 있다. 이 구조의 경우에는, 상기 스페이서(절연체)에 의해 부유 게이트 전극간의 간격이 좁아지므로, 셀간의 기생 용량이 증가하여, 셀간 간섭이 생긴다. 그 때문에, 특허 문헌1에 기재된 구조는, 디바이스 특성의 열화의 문제가 있다. 한편, 본 실시예의 다결정 실리콘막(24)을 이용한 구조는, 다결정 실리콘막(24)은 도전성을 갖기 때문에, 인접하는 부유 게이트 전극간의 전계를 차단하는 효과가 얻어진다. 이에 의해, 셀간 간섭이 억제되어, 디바이스 특성의 향상을 도모할 수 있게 된다.
또한, 본 발명은, 상기 실시예에 한정되는 것은 아니다.
예를 들면, 상기 실시예에서는, 제어 게이트 전극의 하부 각부를 다결정 실리콘막(24)으로 하는 구조에 대해서 설명하였지만, 도 15에 도시한 바와 같이, 인접하는 부유 게이트 전극(18) 사이의 제어 게이트 전극(29)의 저부 전체를 다결정 실리콘막(24)으로 하는 구조이어도 된다. 다결정 실리콘막(24)의 상면은, 제어 게이트 전극(29)의 상면보다도 낮다. 도 15의 구조의 경우에도 셀 기입 시의 제어 게이트 전극(29)의 각부의 전계는 전계 집중이 걸리는 부분의 다결정 실리콘막(24)의 공핍층이 넓어짐으로써, 전계가 억제되어, 셀 형상 기인의 리크 전류의 증가나 절연 내압의 열화를 억제하는 효과가 있다.
또한, 본 실시예에서는, 제어 게이트 전극(29)으로서, 코발트 실리사이드 전극을 이용하였지만, 이 이외에도 니켈 실리사이드, 백금 실리사이드 등으로 구성된 금속 실리사이드 전극, 혹은, TiN, TaN 등으로 구성된 금속 질화 전극, Al, W, Cu 등으로 구성된 메탈 전극을 이용한 경우에도 마찬가지의 효과가 얻어진다. 니켈 실리사이드, 백금 실리사이드 등으로 구성된 금속 실리사이드 전극을 형성하는 경우에는, 도 13의 공정에서, Co막(28) 대신에, 니켈막, 백금막 등이 형성된다.
또한, 본 실시예에서는, 다결정 실리콘막(24)과 다결정 실리콘막(25)을 별도의 공정에서 형성하는 방법을 설명하였지만, 다결정 실리콘막(25)의 막 두께, Co막(28)의 막 두께, 열처리 조건을 적절히 선택함으로써, 다결정 실리콘막(24)을 형성하지 않더라도 다결정 실리콘막(25)만으로도 본 실시예에서 설명한 구조를 형성하는 것도 가능하다. 예를 들면, 두께 20㎚의 다결정 실리콘막(25), 두께 10㎚의 Co막(28)을 형성하고，450℃, 15초의 열처리를 행함으로써, 도 14에 도시된 구조가 얻어진다.
또한, 전계 집중 완화 부재로서 다결정 실리콘막(24)을 이용하였지만, 결정 구조는 다결정에 한정되는 것은 아니다. 또한, 반도체는 실리콘에 한정되지 않고, SiGe 등의 다른 반도체도 사용 가능하며, 이 경우도 결정 구조는 특별히 한정되지 않는다. 또한, 전계 집중 완화 부재는, n형 또는 p형 도우펀트를 함유하고 있어도 되고, 혹은, 함유하고 있지 않아도 된다.
다결정 실리콘막(24)은 제어 게이트 전극(29)의 하부 각부 이외의 개소에 형성되어 있어도 된다. 이와 같은 구성을 구비한 반도체 장치는 일반적으로는 이하와 같이 표현된다. 즉, 상기 반도체 장치는, 복수의 메모리 셀이 배열된 메모리 셀 어레이를 포함하는 반도체 장치로서, 상기 메모리 셀은, 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 축적 전하층과, 상기 축적 전하층 상에 형성된 제2 절연막과, 상기 축적 전하층 상에 상기 제2 절연막을 개재하여 형성되며, 금속 또는 금속 실리사이드를 함유하는 제어 게이트 전극으로서, 상기 제2 절연막에 접하는 부분의 일부가, 반도체로 구성되며, 또한, 상기 금속 또는 금속 실리사이드를 함유하지 않는 상기 제어 전극을 구비하여 이루어지는 것을 특징으로 한다. 각 구성 요건은 실제로 실시되는 형태에 따라서 적절히 선택된다.
당업자들이라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 본 발명 개념의 사상 또는 범주로부터 벗어나지 않고 다양한 변경이 가능하다.
도 1은 실시예의 반도체 장치의 제조 방법을 도시하는 단면도.
도 2는 도 1에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 3은 도 2에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 도 3에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 도 4에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 도 5에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 도 6에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 도 7에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 9는 도 8에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 10은 도 9에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11은 도 10에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 12는 도 11에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 13은 도 12에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 14는 도 13에 후속되는 실시예의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 15는 다른 실시예의 반도체 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : p형 실리콘 기판 11 : 터널 절연막
12 : 제1 도전막 13 : 실리콘 질화막
14 : 실리콘 산화막 15 : 레지스트 패턴
16 : 소자 분리홈 17 : 소자 분리 절연막
19∼23 : 게이트 전극간 절연막 24 : 다결정 실리콘막

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성되며, 상기 반도체 기판 상에 배열된 복수의 메모리 셀을 갖는 메모리 셀 어레이를 포함하고,
    상기 복수의 메모리 셀 각각은,
    반도체 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 축적 전하층과,
    상기 축적 전하층 상에 형성된 제2 절연막과,
    상기 축적 전하층 상에 상기 제2 절연막을 개재하여 형성되며, 금속 또는 금속 실리사이드를 함유하는 제어 전극을 구비하고,
    상기 메모리 셀의 채널 폭 방향에서, 인접하는 축적 전하층 사이에 위치하는, 제어 전극의 하부에 있어서의 각부(角部)는, 부분적으로, 반도체로 구성되며, 또한, 상기 금속 또는 상기 금속 실리사이드를 함유하지 않는 반도체 장치.
  2. 제1항에 있어서,
    인접하는 축적 전하층 사이에 위치하는, 제어 전극의 하부의 전체만이 상기 반도체를 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제어 전극은, Co, Ni, Ti, Al, W, Cu 및 Pt 중 적어도 하나를 함유하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 절연막은 터널 절연막인 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 절연막은 터널 절연막인 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 절연막은 실리콘 산화막보다도 유전률이 높은 고유전률막인 반도체 장치.
  7. 제2항에 있어서,
    상기 제2 절연막은 실리콘 산화막보다도 유전률이 높은 고유전률막인 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 절연막의 재료는, 실리콘, 알루미늄, 마그네슘, 이트륨, 하프늄, 지르코늄 및 란탄 중 어느 하나의 원소를 적어도 함유하는 산화물 혹은 질화물인 반도체 장치.
  9. 제2항에 있어서,
    상기 제2 절연막의 재료는, 실리콘, 알루미늄, 마그네슘, 이트륨, 하프늄, 지르코늄 및 란탄 중 어느 하나의 원소를 적어도 함유하는 산화물 혹은 질화물인 반도체 장치.
  10. 제1항에 있어서,
    상기 메모리 셀 어레이는, 플래시 메모리의 메모리 셀 어레이인 반도체 장치.
  11. 제2항에 있어서,
    상기 메모리 셀 어레이는, 플래시 메모리의 메모리 셀 어레이인 반도체 장치.
  12. 제1항에 있어서,
    상기 반도체는, 다결정 실리콘인 반도체 장치.
  13. 제2항에 있어서,
    상기 반도체는, 다결정 실리콘인 반도체 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090067653A (ko) * 2007-12-21 2009-06-25 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
JP2010283127A (ja) * 2009-06-04 2010-12-16 Toshiba Corp 半導体装置およびその製造方法
JP5398388B2 (ja) * 2009-06-30 2014-01-29 株式会社東芝 不揮発性半導体記憶装置
US9142561B2 (en) * 2013-03-04 2015-09-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US9202785B2 (en) * 2013-11-08 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit capacitor having vias

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10116926A (ja) 1996-10-05 1998-05-06 Samsung Electron Co Ltd 凹状のフローティングゲートを具備した不揮発性メモリ素子及びその製造方法
KR20010053905A (ko) * 1999-12-02 2001-07-02 윤종용 비휘발성 플래쉬 메모리 장치의 형성 방법
KR20030080239A (ko) * 2001-03-12 2003-10-11 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법
KR20060033500A (ko) * 2004-10-15 2006-04-19 삼성전자주식회사 미세 전자 소자의 다층 유전체막 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101052A (ja) 1998-09-25 2000-04-07 Sony Corp 半導体記憶装置およびその製造方法
JP2000200841A (ja) * 1999-01-07 2000-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
KR100462175B1 (ko) * 2002-02-08 2004-12-16 삼성전자주식회사 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그제조방법
KR100642901B1 (ko) 2003-10-22 2006-11-03 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조 방법
US7238575B2 (en) * 2004-03-10 2007-07-03 Promos Technologies, Inc. Fabrication of conductive lines interconnecting conductive gates in nonvolatile memories, and non-volatile memory structures
JP4445403B2 (ja) * 2005-01-24 2010-04-07 株式会社東芝 半導体装置の製造方法
JP2007095872A (ja) 2005-09-28 2007-04-12 Toshiba Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10116926A (ja) 1996-10-05 1998-05-06 Samsung Electron Co Ltd 凹状のフローティングゲートを具備した不揮発性メモリ素子及びその製造方法
KR20010053905A (ko) * 1999-12-02 2001-07-02 윤종용 비휘발성 플래쉬 메모리 장치의 형성 방법
KR20030080239A (ko) * 2001-03-12 2003-10-11 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법
KR20060033500A (ko) * 2004-10-15 2006-04-19 삼성전자주식회사 미세 전자 소자의 다층 유전체막 및 그 제조 방법

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