JP2007095872A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】深い拡散層及び浅い拡散層を有するソース・ドレイン領域と、金属シリサイドからなるゲート電極を有するＭＩＳ型トランジスタの形成。
【解決手段】ゲート絶縁膜、第１ゲート電極膜、第１絶縁膜、第２ゲート電極膜からなるゲート電極を形成し、ゲート電極及びゲート電極の側部に形成した第１側壁をマスクにイオン注入し第１拡散層を形成する。第１側壁を除去後、ゲート電極の側部に第２側壁１３を形成し、ゲート電極及び第２側壁をマスクにイオン注入して第２拡散層を形成する。第２ゲート電極膜上に第１金属膜を形成し、反応させ第２ゲート電極膜を第１反応層とする。ゲート電極上の第１反応層を除去し、層間絶縁膜２１を形成後、ゲート電極の第１ゲート電極膜の上面が露出するまで平坦化する。第２金属膜を形成し、第１ゲート電極膜と反応させ、第１ゲート電極膜をゲート絶縁膜に接する部分まで第２反応層６ａとする。
【選択図】図８
【解決手段】ゲート絶縁膜、第１ゲート電極膜、第１絶縁膜、第２ゲート電極膜からなるゲート電極を形成し、ゲート電極及びゲート電極の側部に形成した第１側壁をマスクにイオン注入し第１拡散層を形成する。第１側壁を除去後、ゲート電極の側部に第２側壁１３を形成し、ゲート電極及び第２側壁をマスクにイオン注入して第２拡散層を形成する。第２ゲート電極膜上に第１金属膜を形成し、反応させ第２ゲート電極膜を第１反応層とする。ゲート電極上の第１反応層を除去し、層間絶縁膜２１を形成後、ゲート電極の第１ゲート電極膜の上面が露出するまで平坦化する。第２金属膜を形成し、第１ゲート電極膜と反応させ、第１ゲート電極膜をゲート絶縁膜に接する部分まで第２反応層６ａとする。
【選択図】図８
Description
導電体膜をゲート電極に用いたＭＩＳ型トランジスタを備える半導体装置の製造方法に関する。
ＩＴＲＳ(International Technology Roadmap for Semiconductor)２００３年度版に示されるように、物理的膜厚が１.０ｎｍ未満の領域では従来の多結晶シリコンからなる電極でトランジスタを実現することが困難とされている。ゲート電極の空乏化の実効酸化膜厚に対する割合は０.３ｎｍ程度であるが、この世代までシリコン系酸化膜の延命化するためにもメタルゲート電極の開発は必須である。特にフルシリサイド電極プロセスは従来のＣＭＯＳプロセスとの整合性に優れており、開発競争が進んでいる。
エクステンション層となる浅い拡散層と、深い拡散層とをソース・ドレイン領域として有するともに、ゲート電極がフルシリサイドとなるＭＩＳ型トランジスタを製造する場合は、まず、浅い拡散層を形成した後、深い拡散層を形成することが考えられる。
しかし、浅い拡散層を先に形成する場合は、深い拡散層を形成する際の熱工程で、浅い拡散層の分布が伸びてしまう。ゲート長が１１０ｎｍの世代では、必要とされる浅い拡散層の深さが１００ｎｍ程度であったため、熱工程による浅い拡散層の広がりが問題とならなかったが、ゲート長が６５ｎｍの世代以降では、必要とされる拡散層の深さが５０ｎｍ程度にあると、最悪の場合には浅い拡散層がつながってしまう。
それゆえ、ゲート長が６５ｎｍ世代以降では深い拡散層を形成した後に浅い拡散層を形成することが必要である。深い拡散層を形成した後に浅い拡散層を形成してＭＩＳ型トランジスタを製造する技術は知られている（例えば、特許文献１参照）。この特許文献１に記載の技術は、深い拡散層と、多結晶シリコンからなるゲート電極上には、シリサイド層は形成されるが、ゲート電極はフルシリサイド化されていない。
そこで、ゲート電極をフルシリサイド化するためには、深い拡散層と、多結晶シリコンからなるゲート電極上にシリサイド層を形成した後、層間絶縁膜を全面に堆積し、例えば、化学的機械的研磨（ＣＭＰ）法によって、上記層間絶縁膜をゲート電極の表面が露出するまで平坦化する。続いて、この上に、例えば、Ｎｉ膜を全面に堆積し、熱処理することにより、ゲート電極をフルシリサイド化する。
したがって、この場合、ゲート電極上には既にシリサイド層が形成されているため、このシリサイド層を通してゲート電極の全てをシリサイド化することになる。このとき、ゲート電極のシリサイド層の表面が酸化されていると、Ｎｉ原子が拡散できないためシリサイド化反応が阻害されてしまうので、ゲート電極の表面の清浄化が重要である。しかしながら、シリサイド層がＨＦ等の薬液に可溶であり、かつシリサイド層の表面の酸化物は単純なシリコン酸化物ではなく金属酸化物を含む膜となる。このため、上記シリサイド層の表面を清浄化することは困難である。それゆえ、シリサイド層の表面の清浄化を十分に行うことができないが故にシリサイド化反応が不均一となり、ゲート電極のシリサイド層の膜厚バラツキが大きくなってしまう。このため、ゲート電極は金属シリサイドと多結晶シリコンが混在したものとなる。
また、上記層間絶縁膜の平坦化工程でゲート電極上のシリサイド層が露出する際に、研磨剤によってシリサイド層が溶ける、酸化される等の恐れがある。さらに、その逆にシリサイド層の金属が研磨剤に溶けない場合には、そのウェハは勿論のこと、研磨装置自体も金属汚染されてしまう危険性がある。
それゆえ、深い拡散層および浅い拡散層をソース・ドレイン領域として有するとともに金属シリサイドからなるゲート電極を有するＭＩＳ型トランジスタの新たな形成方法が必要とされる。
米国特許第６，３０９，９３７号明細書
本発明は、深い拡散層および浅い拡散層をソース・ドレイン領域として有するとともに金属シリサイドからなるゲート電極を有するＭＩＳ型トランジスタを備えた半導体装置の製造方法を提供する。
本発明の一態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１ゲート電極材料膜、第１絶縁膜、前記第１ゲート電極材料膜よりも薄い第２ゲート電極材料膜を順次形成した後、これらの膜および前記ゲート絶縁膜をパターニングすることにより、ゲート電極を形成する工程と、前記ゲート電極の側部に絶縁体からなる第１側壁を形成する工程と、前記ゲート電極および前記第１側壁をマスクとして不純物をイオン注入することにより前記ゲート電極の両側の前記半導体基板に第１拡散層を形成する工程と、前記第１側壁を除去した後、前記ゲート電極の側部に絶縁体からなる前記第１側壁よりも薄い第２側壁を形成する工程と、前記ゲート電極および前記第２側壁をマスクとして不純物をイオン注入することにより前記ゲート電極の両側の前記半導体基板に第２拡散層を形成する工程と、少なくとも前記ゲート電極の前記第２ゲート電極材料膜上に第１金属膜を形成し、反応させることにより前記ゲート電極の前記第２ゲート電極材料膜を第１反応層とする工程と、前記ゲート電極上の前記第１反応層を除去する工程と、全面に層間絶縁膜を形成した後、前記ゲート電極の前記第１ゲート電極材料膜の上面が露出するまで前記層間絶縁膜を平坦化する工程と、全面に第２金属膜を形成し、前記ゲート電極の第１ゲート電極材料膜と反応させ、前記第１ゲート電極材料膜を前記ゲート絶縁膜に接する部分まで第２反応層とする工程と、を備えていることを特徴とする。
本発明によれば、深い拡散層および浅い拡散層をソース・ドレイン領域として有するとともに金属シリサイドからなるゲート電極を有するＭＩＳ型トランジスタを備えた半導体装置を得ることができる。
次に、本発明の一実施形態による半導体装置の製造方法を、図１乃至図９を参照して詳細に説明する。図１乃至図９は、本実施形態による半導体装置の製造方法の製造工程を示す断面図である。
まず、図１に示すように、単結晶シリコン基板２上に素子分離領域３によって素子分離されたｐウェル４ａおよびｎウェル４ｂを形成する。ｐウェルはｎＭＯＳトランジスタの形成領域となり、ｎウェル４ｂはｐＭＯＳトランジスタの形成領域となる。続いて、ｐウェル４ａおよびｎウェル４ｂ上に、例えばシリコン酸窒化膜からなるゲート絶縁膜５を形成し、このゲート絶縁膜５上に多結晶シリコン膜６を堆積する。その後、ｎＭＯＳトランジスタの形成領域４ａ上の多結晶シリコン膜６中にはヒ素イオン（Ａｓ＋）をイオン注入し、ｐＭＯＳトランジスタの形成領域４ｂ上の多結晶シリコン膜６中にはボロンイオン（Ｂ＋）をイオン注入する。さらに多結晶シリコン膜６上に、薄い絶縁膜７を堆積し、さらに、絶縁膜７上に薄い多結晶シリコン膜８を堆積する。続いて、多結晶シリコン膜８上に、レジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、薄い多結晶シリコン膜８、薄い絶縁膜７、多結晶シリコン膜６、ゲート絶縁膜５を異方性エッチングし、ゲート電極を形成する。
次に、図２に示すように、シリコン窒化膜９およびシリコン酸化膜１０を全面に順次堆積した後、シリコン酸化膜１０およびシリコン窒化膜９のエッチバックを行い、ゲート電極の側部のみをシリコン窒化膜１０およびシリコン酸化膜９からなる側壁で囲む構造にする。続いて、例えば、ｎＭＯＳトランジスタの形成領域４ａには燐イオン（Ｐ＋）をイオン注入し、ｐＭＯＳトランジスタの形成領域４ｂにはボロンイオン（Ｂ＋）をイオン注入し、１０３０℃で５秒間の加熱処理を施すことによって、深い拡散層１１、１２を形成する。
次に、図３に示すように、ゲート電極の側壁部分であるシリコン窒化膜１０およびシリコン酸化膜９を剥離する。続いて、シリコン窒化膜１３を堆積した後、シリコン窒化膜１３のエッチバックを行い、ゲート電極の側部のみをシリコン窒化膜１３を残置し、ゲート電極の側部をシリコン窒化膜１３で囲む構造にする。その後、例えば、ｎＭＯＳトランジスタの形成領域４ａにはＡｓ＋イオンをイオン注入し、ｐＭＯＳトランジスタの形成領域４ｂにはＢ＋イオンをイオン注入し、８００℃で５秒間の加熱処理を施すことによって、浅い拡散層１４、１５を形成する。
次に、図４に示すように、シリコン窒化膜１６、シリコン酸化膜１７からなる側壁を、ゲート電極の側部に形成する。
次に、図５に示すように、例えば、膜厚１０ｎｍのニッケル（Ｎｉ）膜１８を全面に堆積し、３５０℃で３０秒間程度の加熱処理を行い、Ｎｉと、シリコン基板の露出している拡散層およびゲート電極の多結晶シリコン膜８を反応させ、シリコン基板の露出している拡散層の表面およびゲート電極の多結晶シリコン膜８をシリサイド化し、それぞれシリサイド層１９、８ａを形成する。このとき、ゲート電極の最上層は薄い多結晶シリコン層であるため、シリサイド層８ａが形成される。しかしながら、多結晶シリコン膜８の膜厚がＮｉ膜１８の膜厚の０．６倍以下である場合には、形成されるＮｉとＳｉとの組成比が３よりも大きい金属リッチなシリサイド層８ａが形成される。
次に、図６に示すように、未反応のＮｉ膜を例えば硫酸と過酸化水素水の混合液により除去する。その後、５００℃で３０秒間程度の加熱処理を行う。上記金属リッチなシリサイド層８ａは、例えば硫酸と過酸化水素水の混合液に可溶であるため、ゲート電極上の金属リッチなシリサイド層８ａ除去されてしまうため、結果的に拡散層上にのみシリサイド層１９が形成される。なお、薄い絶縁膜７は金属原子の拡散を抑制する程度の膜厚でよく、例えば１０ｎｍ以下であれば良い。
次に、図７に示すように、例えばシリコン窒化膜２０および層間絶縁膜２１を全面に堆積し、例えば、化学的機械的研磨（ＣＭＰ）法によって、層間絶縁膜２１をゲート電極の多結晶シリコン６の表面が露出するまで平坦化する。その上に、例えば、膜厚６０ｎｍのＮｉ膜２２を全面に堆積する。
次に、図８に示すように、例えば、３５０℃で３０秒間程度の加熱処理を行い、Ｎｉ膜２２と多結晶シリコン６を反応させた後、未反応のＮｉ膜２２を例えば硫酸と過酸化水素水の混合液により除去する。そして、４００℃で３０秒程度の加熱処理を行う。これにより、ゲート電極の多結晶シリコン６をＮｉシリサイド層６ａにする。このとき、Ｎｉシリサイド層６ａは、ゲート絶縁膜５に接する部分までシリサイド化されており、実質完全にシリサイド化されている。なお、このときゲート電極はゲート電極の側面側の一部などでシリサイド化されていない部分が残っていてもかまわない。
次に、図９に示すように、層間絶縁膜２３を全面に堆積し、リソグラフィー技術を用いて、ゲート電極のシリサイド層６ａおよび拡散層上のシリサイド層１９に通じるコンタクト孔を層間絶縁膜２３、層間絶縁膜２１、およびシリコン窒化膜２０に形成し、これらのコンタクト孔を、例えばチタン（Ｔｉ）／ＴｉＮ／タングステン（Ｗ）からなる積層膜を埋め込み、ＣＭＰ法により平坦化することにより、それぞれコンタクト２４ａおよびコンタクト２４ｂを形成する。続いて、層間絶縁膜２５を全面に堆積し、コンタクト２４ａ、２４ｂに接続する所望の溝パターンを層間絶縁膜２５に形成した後、この溝パターンをＴａＮ／銅（Ｃｕ）からなる積層膜で埋め込み、ＣＭＰ法によって平坦化することにより、コンタクト２４ａ、２４ｂを電気的につなぐＣｕ配線２６を形成する。
以上の工程によって、浅い拡散層を維持したままで、かつ均一に形成されたシリサイド電極からなるＣＭＯＳトランジスタを形成することが可能となる。
本実施形態では、ゲート電極材料に多結晶シリコンを用いたが、シリコンとゲルマニウムの化合物及びゲルマニウムでも良く、この場合には、ゲート電極は金属シリコン化合物（金属シリサイド）ではなく金属ゲルマニウム化合物となる。
さらに、本実施形態では、金属シリサイドとしてＮｉを用いたが、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）またはこれらの組み合わせであっても良い。
また、本実施形態ではゲート絶縁膜としてシリコン酸窒化膜を形成したが、シリコン酸化膜、シリコン窒化膜であれば良く、熱酸窒化、ＣＶＤ法などその製法は問わない。
また、ゲート絶縁膜の材料はシリコン系酸化膜に限らず、シリコン酸化膜よりも高い誘電率を有する絶縁膜、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミ（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
２ 単結晶シリコン基板
３ 素子分離領域
４ａ ｐウェル
４ｂ ｎウェル
５ ゲート絶縁膜
６ 多結晶シリコン膜
６ａ シリサイド層
７ 薄い絶縁膜
８ 薄い多結晶シリコン膜
８ａ シリサイド層
９ シリコン窒化膜
１０ シリコン酸化膜
１１、１２ 深い拡散層
１３ シリコン窒化膜
１４、１５ 浅い拡散層
１６ シリコン窒化膜
１７ シリコン酸化膜
１８ Ｎｉ膜
１９ シリサイド層
２０ シリコン窒化膜
２１ 層間絶縁膜
２２ Ｎｉ膜
２３ 層間絶縁膜
２４ａ、２４ｂ コンタクト
２５ 層間絶縁膜
２６ Ｃｕ配線
３ 素子分離領域
４ａ ｐウェル
４ｂ ｎウェル
５ ゲート絶縁膜
６ 多結晶シリコン膜
６ａ シリサイド層
７ 薄い絶縁膜
８ 薄い多結晶シリコン膜
８ａ シリサイド層
９ シリコン窒化膜
１０ シリコン酸化膜
１１、１２ 深い拡散層
１３ シリコン窒化膜
１４、１５ 浅い拡散層
１６ シリコン窒化膜
１７ シリコン酸化膜
１８ Ｎｉ膜
１９ シリサイド層
２０ シリコン窒化膜
２１ 層間絶縁膜
２２ Ｎｉ膜
２３ 層間絶縁膜
２４ａ、２４ｂ コンタクト
２５ 層間絶縁膜
２６ Ｃｕ配線
Claims (5)
- 半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１ゲート電極材料膜、第１絶縁膜、前記第１ゲート電極材料膜よりも薄い第２ゲート電極材料膜を順次形成した後、これらの膜および前記ゲート絶縁膜をパターニングすることにより、ゲート電極を形成する工程と、前記ゲート電極の側部に絶縁体からなる第１側壁を形成する工程と、前記ゲート電極および前記第１側壁をマスクとして不純物をイオン注入することにより前記ゲート電極の両側の前記半導体基板に第１拡散層を形成する工程と、前記第１側壁を除去した後、前記ゲート電極の側部に絶縁体からなる前記第１側壁よりも薄い第２側壁を形成する工程と、前記ゲート電極および前記第２側壁をマスクとして不純物をイオン注入することにより前記ゲート電極の両側の前記半導体基板に第２拡散層を形成する工程と、少なくとも前記ゲート電極の前記第２ゲート電極材料膜上に第１金属膜を形成し、反応させることにより前記ゲート電極の前記第２ゲート電極材料膜を第１反応層とする工程と、前記ゲート電極上の前記第１反応層を除去する工程と、全面に層間絶縁膜を形成した後、前記ゲート電極の前記第１ゲート電極材料膜の上面が露出するまで前記層間絶縁膜を平坦化する工程と、全面に第２金属膜を形成し、前記ゲート電極の第１ゲート電極材料膜と反応させ、前記第１ゲート電極材料膜を前記ゲート絶縁膜に接する部分まで第２反応層とする工程と、を備えていることを特徴とする半導体装置の製造方法。
- 前記第１拡散層の深さが前記第２拡散層の深さよりも深いことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２ゲート電極材料膜はシリコンまたはゲルマニウムからなり、前記第２ゲート電極材料膜の第１反応層は、第１金属膜の金属と、シリコンまたはゲルマニウムとの組成比が３倍以上であること特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記第１および第２金属膜は、Ｅｒ、Ｔｍ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｉｒのいずれか、またはその化合物であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
- 前記前記第２ゲート電極材料膜の前記第１反応層を形成する際に、前記第１および第２拡散層上にも第１金属膜が形成されて反応層が形成されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
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