KR20060033500A - 미세 전자 소자의 다층 유전체막 및 그 제조 방법 - Google Patents

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Abstract

미세 전자 소자 성능 개선에 적합한 다층 유전체막 및 그 제조 방법이 제공된다. 미세 전자 소자의 다층 유전체막은 두 개 이상의 서로 다른 성분의 산화물로 층상 구조가 없도록 형성되어 있는 복합막 및 복합막의 적어도 한 면에 형성되어 있는 단일 성분의 산화물로 형성되어 있는 단일막을 포함한다.
다층 유전체막, 단일막, 복합막

Description

미세 전자 소자의 다층 유전체막 및 그 제조 방법{Dielectric multilayer of microelectronic device and fabricating method the same}
도 1은 본 발명의 제 1 실시예에 따른 유전체막의 단면도이다.
도 2는 종래의 하프늄 산화막으로 이루어진 유전체막의 단면도이다.
도 3은 종래의 하프늄 산화막과 알루미늄 산화막을 박막 형태로 교대로 적층하여 이루어진 유전체막의 단면도이다.
도 4는 본 발명의 제 2 실시예에 따른 유전체막의 단면도이다.
도 5는 본 발명에 따른 유전체막을 포함하는 MOS 트랜지스터의 단면도이다.
도 6은 본 발명에 따른 유전체막을 포함하는 플래쉬 메모리 셀 트랜지스터의 단면도이다.
도 7은 본 발명에 따른 유전체막을 포함하는 캐패시터의 단면도이다.
도 8은 본 발명의 제 2 실시예에 따른 유전체막의 제조 방법의 흐름도이다.
도 9는 본 발명의 제 2 실시예에 따른 유전체막을 포함하는 캐패시터와 종래의 하프늄 산화막으로 이루어진 유전체막을 포함하는 캐패시터의 전압에 대한 누설 전류를 도시한 그래프이다.
도 10은 본 발명의 제 2 실시예에 따른 유전체막을 포함하는 캐패시터에 열처리를 하여 열화 정도를 도시한 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100, 100': 유전체막 101: 복합막
102: 단일막 또는 하부막 103: 단일막 또는 상부막
500, 600, 700: 실리콘 기판 501, 601: 소오스/드레인 영역
502, 602: 채널 영역 520: 게이트 전극
611: 게이트 절연막 612: 플로팅 게이트
620: 콘트롤 게이트 710: 하부 전극
720: 상부 전극
본 발명은 미세 전자 소자 구성막 및 그 제조 방법에 관한 것으로, 특히 미세 전자 소자 성능 개선에 적합한 다층 유전체막 및 그 제조 방법에 관한 것이다.
고집적된 반도체 장치에서 작동 속도의 고속화가 계속됨에 따라, 각각의 반도체 셀이 차지하는 면적이 점차 축소되고 있다. 상기 반도체 셀이 차지하는 면적이 축소됨에 따라 반도체 장치를 구성하는 각 셀에 포함되는 트랜지스터 및/또는 캐패시터를 형성하기 위한 수평 면적 또한 축소되고 있다.
상기 트랜지스터의 게이트 전극의 길이가 감소됨에 따라, 상기 게이트 절연막의 두께도 감소되었다(예를 들어 약 20Å 이하). 그러나, 상기 게이트 절연막의 두께 감소는 게이트 누설 전류의 증가, 게이트 도핑 불순물 또는 다른 불순물의 침 투, 문턱 전압의 저하 등의 문제점을 야기한다. 때문에, 상기 게이트 절연막을 절연성이 뛰어나고, 유전율이 높은 물질로 대체하고자 하는 연구가 진행되고 있다.
또한, 상기 캐패시터가 형성되는 영역의 감소로 인해 상기 셀 캐패시턴스도 함께 감소되고 있다. 따라서, 셀이 차지하는 수평 면적에 영향을 미치지 않으면서 셀 캐패시턴스를 증가시키기 위한 여러 가지 기술들이 개발되고 있다.
한정된 셀 영역 내에서 캐패시턴스를 증가시키기 위하여 캐패시터의 유전체막의 두께를 감소하는 방법 및/또는 실린더나 핀과 같은 3차원 구조를 갖는 캐패시터 하부 전극을 형성하여 캐패시터의 유효 면적을 증가시키는 방법 등이 제안되었다. 그러나, 1 기가 비트 이상의 용량을 얻기에 필요한 집적도를 가지는 다이내믹 랜덤 억세스 메모리(Dynamic Random Access Memory; DRAM)를 제조함에 있어서는 상기 방법들로 메모리 장치를 작동시키기에 충분한 높은 캐패시턴스를 얻기가 어렵다.
이에 따라, 종래의 게이트 유전체막 또는 캐패시터의 유전체막으로 사용되었던 실리콘 산화막보다 두꺼우나 소자의 성능을 개선시킬 수 있는 대체 유전체막이 요구되고 있다. 이러한 대체 유전체막의 성능은 등가산화막 두께(EOT; Equivalent oxide thickness)로서 평가되거나 표현될 수 있다.
금속 산화막은 물리적인 두께가 실리콘 산화막의 두께보다 두껍더라도 소자의 성능에 악영향을 미치지 않고 누설 전류를 감소시킬 수 있다. 더욱이, 게이트 유전체막을 두껍게 형성하면, 게이트 전극을 패터닝하는 동안 식각 여유도를 증가 시킬 수 있다. 이러한 식각 여유도의 증가는 게이트 전극을 패터닝하는 동안 식각 공정에 의해 실리콘 기판이 노출되는 것을 방지한다.
이 때문에, 높은 유전 상수를 갖는 금속 산화물들이 게이트 유전체막 또는 캐패시터 유전체막에 대한 대체 유전 물질들로 제안되어 왔다. 금속 산화물의 유전 상수는 실리콘 산화막의 유전 상수에 비하여 높게 만들 수 있으므로 실리콘 산화막과 동일한 등가산화막 두께를 가지면서 실리콘 산화막보다 물리적으로 더 두꺼운 금속 산화막이 반도체소자의 게이트 유전체막 또는 캐패시터 유전체막으로 사용될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고유전율을 지니면서도 주변 환경 및 후속 공정에 있어서 안정적인 특성을 나타내는 고유전율의 유전체막을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 성능이 개선된 미세 전자 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 유전체막의 제조에 적합한 제조 방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 미세 전자 소자의 제조에 적합한 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하 게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 유전체막은 두 개 이상의 서로 다른 성분의 산화물로 층상 구조가 없도록 형성되어 있는 복합막 및 상기 복합막의 적어도 한 면에 형성되어 있는 단일 성분의 산화물로 형성되어 있는 단일막을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 미세 전자 소자는 상기 다층 유전체막을 게이트 절연막, 게이트간 절연막, 캐패시터 전극간 유전체막으로 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 유전체막의 제조 방법은 두 개 이상의 서로 다른 성분의 산화물로 층 구분 없는 복합막을 형성하는 단계 및 상기 복합막의 적어도 한 면에 단일 성분의 산화물로 단일막을 형성하는 단계를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 미세 전자 소자의 제조 방법은 상기한 바와 같은 유전체막의 제조 방법을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 바람직한 실시예들은 도 1 내지 도 8을 참조함으로써 가장 잘 이해될 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 유전체막의 단면도이다.
본 발명의 제 1 실시예에 따른 유전체막(100)은 복합막(101)과 복합막(101)의 어느 한 면에 형성되어 있는 단일막(102)을 포함한다.
복합막(101)은 두 개 이상의 서로 다른 성분의 산화물로 이루어지며, 상기 산화물들의 층상 구조가 형성되지 않은 복합 구조(composite structure)를 갖는다.
복합막(101)을 이루는 두 개 이상의 서로 다른 성분의 물질은 전체 유전체막의 유전율을 최대로 할 수 있는 고유전체 물질로 구성된다. 또, 단일막(102)과의 정합성이 유지될 수 있는 물질로 구성된다. 나아가, 후술하는 복합막(101) 상부에 형성될 수 있는 게이트 전극, 콘트롤 게이트, 상부 전극 등의 상부 구조물 또는 복합막(101) 하부에 형성될 수 있는 채널 영역, 플로팅 게이트, 하부 전극 등의 하부 구조물과 반응이 일어나지 않는 물질로 구성될 수 있다. 그리고, 미세 전자 소자를 완성하기 위한 후속의 고온의 어닐링 조건하에서도 비정질을 유지하여 전류가 흐를 수 있는 결정 입계가 형성되지 않는 물질로 구성된다.
복합막(101)을 이루는 두 개 이상의 서로 다른 성분의 산화물 중 적어도 하나는 단일막(102)을 구성하는 산화물과 동일한 물질이거나 동족의 물질일 수 있다. 또, 복합막(101)의 순수 고정 전하량(net fixed charge)이 최소화될 수 있도록 두 개 이상의 서로 다른 산화물을 조합하여 사용할 수 있다. 순수 고정 전하량을 감소시킴으로써 고정 전하에 따른 쿨롱 스캐터링(coulomb scattering)이 채널 이동도(channel mobility)를 감소시키는 것을 방지할 수 있다.
복합막(101)을 형성하는 산화물은 M1xM2yOz로 표시될 수 있다. 여기서, M1과 M2는 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 란탄(La), 실리콘(Si), 탄탈륨(Ta), 스트론튬(Sr), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 이트륨(Y) 또는 망간(Mn) 중에서 서로 다르게 선택될 수 있다. 이 때, M1과 M2의 비율을 결정하는 x와 y 값은 순수 고정 전하량을 최소화 또는 0으로 할 수 있으면서, 고유전율 특성을 나타냄과 동시에 높은 결정화 온도를 지녀서 비정질 상태로 형성될 수 있도록 하는 범위 내에서 설정된다.
복합막(101)은 AlxHfyOz, HfxSiyOz, HfxTayOz, HfxTiyOz, AlxTi yOz, ZrxTayOz, ZrxSiyOz 또는 ZrxTiyOz 중에서 선택되는 산화물로 형성될 수 있다. 복합막(101) 중 Hf 또는 Zr의 비율이 높아질수록 복합막(101)의 유전율은 증가하지만, 결정화 온도는 낮아지게 되어 유전체막이 쉽게 결정화되어 누설 전류의 근원이 된다. 또한, 복합막(101) 중 Ta와 Ti의 비율이 높아질수록 복합막(101)의 유전율은 증가하지만, 측정 온도에 따라 복합막(101)이 급격하게 열화된다. 따라서, 상기한 바와 같은 성분들의 조합으로 복합막(101)을 형성하는 경우, 결정화 온도 및 급격한 열화 발생에 따른 단점을 극복할 수 있다.
상기한 바와 같은 산화물 성분들로 이루어진 복합막(101)은 산화물들의 층상 구조가 형성되지 않은 복합 구조를 갖는다.
도 2에 도시되어 있는 바와 같이, 종래의 유전체막, 특히 하프늄 산화막(201)로 형성되는 경우에는 하프늄 산화막(201) 내에 결함이 존재하게 된다. 이러한 결함을 줄이기 위해 도 3에 도시되어 있는 바와 같이 하프늄 산화막(201)과 알루미늄 산화막(202)을 박막 형태로 교대로 적층하여 유전체막을 형성하여 하프늄 산화막(201) 내에 발생하는 결함을 어느 정도 개선할 수는 있다. 그러나, 박막 형태의 하프늄 산화막(201) 내에도 여전히 결함이 존재하고, 그로 인하여 항복 전압 특성이 열화된다.
따라서, 본 발명의 제 1 실시예에 따른 유전체막(100)은 산화물들의 층상 구조가 형성되지 않은 복합 구조를 갖는 복합막을 포함함으로써, 특히 하프늄 산화막에 존재하는 결함을 제거할 수 있으며, 항복 전압 특성 열화를 방지할 수 있다.
복합막(101)은 상술한 특성들을 충분히 만족시키고 전체 유전체막의 유전율을 최대로 할 수 있는 두께를 가진다. 따라서, 복합막(101)의 두께는 10 내지 500Å 일 수 있다.
복합막(101)의 한 면에 형성되는 단일막(102)은 상기 복합막(101)과 대비하여 물리적, 화학적으로 안정적인 성분의 산화물로 형성될 수 있다.
도 2 및 도 3에 도시되어 있는 바와 같은 종래의 유전체막, 특히 하프늄 산화막(201)으로 이루어진 유전체막은 대기 노출시 흡습을 잘 하는 성질이 있고, 하프늄 산화막(201)으로 이루어진 유전체막 상에 상부 또는 하부 구조물이 TiN 성분으로 형성되는 경우 TiN과의 반응성이 높으며, TiN 성분으로 이루어진 상부 또는 하부 구조물의 전구체로 사용되는 TiCl4의 Cl 성분에 의하여 하프늄 산화막(201)의 식각이 일어날 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 유전체막(100)은 물리적, 화학적으로 안정한 단일막(102)을 복합막(101), 특히 하프늄 산화물을 포함하는 복합막(101)의 한 면에 형성함으로써 주변 환경 및 후속 공정에 있어서 안정적인 특성을 나타내는 유전체막(100)을 형성할 수 있다.
이러한 단일막(102)은 단일막(102) 상부에 형성될 수 있는 게이트 전극, 콘트롤 게이트, 상부 전극 등의 상부 구조물 또는 단일막(102) 하부에 형성될 수 있는 채널 영역, 플로팅 게이트, 하부 전극 등의 하부 구조물과 정합성이 우수하고 계면 트랩 밀도(Dit)가 작은 물질로 구성된다. 그리고, 미세 전자 소자를 완성하기 위한 후속의 고온의 어닐링 조건하에서도 비정질을 유지하여 전류가 흐를 수 있는 결정 입계가 형성되지 않는 물질로 구성된다.
따라서, 단일막(102)은 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 란탄(La), 실리콘(Si), 탄탈륨(Ta), 스트론튬(Sr), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 이트륨(Y) 또는 망간(Mn)의 산화물 중에서 선택되는 산화물로 형성될 수 있다. 그러나, 본 발명은 이들에 한정되지 않으며, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다. 특히, 단일막(102)은 알루미늄 산화물 또는 실리콘 산화물일 수 있다.
단일막(102)은 상술한 특성들을 충분히 만족시키고 전체 유전체막의 유전율을 최대로 할 수 있는 두께를 가진다. 따라서, 단일막(102)의 두께는 1 내지 50Å 일 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 유전체막의 단면도이다.
본 발명의 제 2 실시예에 따른 유전체막(100')은 복합막(101)과 복합막(101)의 양쪽에 각각 형성되어 있는 단일막(102, 103)을 포함한다.
본 발명의 제 2 실시예에 따른 유전체막(100')의 복합막(101) 및 두 개의 단일막(102, 103)은 본 발명의 제 1 실시예에 따른 유전체막(100)의 복합막(101) 및 단일막(102)의 구성과 동일하다. 다만, 두 개의 단일막(102, 103)은 동일한 성분의 산화물로 형성될 수 있고, 각각 서로 다른 성분의 산화물로 형성될 수도 있다.
본 발명의 실시예들에 따른 유전체막(100, 100')은 다양한 미세 전자 소자의 제조에 적용될 수 있다. 본 발명의 실시예들에 따른 유전체막은 DRAM, SRAM 등의 휘발성 메모리 소자 또는 EEPROM, 플래쉬 메모리 소자 등의 비휘발성 메모리 소자, 로직(Logic) 소자, MEMS(Micro Electro Mechanical System) 소자, 광전자 (optoelectronic) 소자, 디스플레이 소자(display device) 등의 게이트 절연막, 게이트간 절연막, 또는 캐패시터의 유전체막으로 사용될 수 있으나, 이는 예시적인 것에 불과하다.
또, 본 발명의 실시예들에 따른 유전체막(100, 100')이 형성되는 기판으로는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 등이 있으나, 이는 예시적인 것에 불과하다. 이하 실시예들에서는 가장 범용적으로 사용되는 실리콘 기판을 예로 들어 설명한다.
도 5 내지 도 7은 본 발명에 따른 유전체막(100 또는 100')을 포함하는 미세 전자 소자들의 단면도들이다. 도 5는 MOS 트랜지스터의 단면도이고, 도 6은 플래쉬 메모리 셀 트랜지스터의 단면도이고, 도 7은 캐패시터의 단면도이다.
도 5를 참조하면, 실리콘 기판(500)에 형성된 소오스/드레인 영역(501)에 의해 정의되는 채널 영역(502) 상에 본 발명에 따른 유전체막(100 또는 100')이 형성되고, 유전체막(100 또는 100') 상부에 게이트 전극(520)이 형성되어 있다. 게이트 전극(520)은 폴리실리콘막으로 형성되어 있으며, 선택적으로 실리사이드막의 적층 구조로 형성될 수도 있다. 또는 금속을 포함하는 메탈 게이트 형태로 형성될 수도 있다. 유전체막(100 또는 100')과 게이트 전극(520)의 측벽에는 스페이서(미도시)가 형성되어 있다. 선택적으로 유전체막(100 또는 100') 하부에 자연적으로 형성된 약 4Å 두께 이하의 산화막(SiO2)(미도시)이 더 형성되어 있을 수도 있다. 물론 산화막 제거 공정을 실시한 경우에는 산화막이 없을 수도 있다.
도 6을 참조하면, 실리콘 기판(600)에 형성된 소오스/드레인 영역(601)에 의해 정의되는 채널 영역(602) 상에 플로팅 게이트(612)와 콘트롤 게이트(620)의 적층 게이트가 형성되고 플로팅 게이트(612)와 콘트롤 게이트(620) 사이에 본 발명에 따른 유전체막(100 또는 100')이 형성되어 있다. 미설명 부호 611은 게이트 절연막을 나타낸다. 도 6에서는 게이트 절연막(611)은 종래의 유전체막으로 형성된 경우를 도시하였으나, 게이트 절연막(611) 또한 도 5와 마찬가지로 본 발명에 따른 유전체막으로 구성될 수도 있다. 콘트롤 게이트(620)는 폴리실리콘막으로 형성되어 있으며, 선택적으로 실리사이드막의 적층 구조로 형성될 수도 있다. 콘트롤 게이트(620), 게이트간 유전체막(100 또는 100'), 플로팅 게이트(612) 및 게이트 절연막(611) 측벽에는 스페이서(미도시)가 형성되어 있다. 선택적으로 게이트 절연막(611) 하부에 자연적으로 형성된 약 4Å 두께 이하의 산화막(SiO2)(미도시)이 더 형성되어 있을 수 있다. 물론 산화막 제거 공정을 실시한 경우에는 산화막이 없을 수도 있다.
도 7을 참조하면, 실리콘 기판(700) 상에 형성된 하부 전극(710)과 상부 전극(720) 사이에 본 발명에 따른 유전체막(100 또는 100')이 형성되어 있다. 이때, 하부 전극(710) 및 상부 전극(720)은 TiN 일 수 있고, 유전체막(100 또는 100')은 AlxHfyOz로 구성된 복합막의 적어도 한 면에 알루미늄 산화막을 포함할 수 있다.
도 5 내지 도 7의 실리콘 기판(500, 600, 700)은 폴리싱 된 실리콘 기판, 에피택시에 의해 성장한 단결정 에피 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 도 7의 캐패시터는 MIM(Metal-Insulator-Metal) 캐패시터, MIS(Metal-Insulator-Silicon) 캐패시터, pn 접합 캐패시터, 폴리실리콘-절연체-폴리실리콘(Polysilicon-Insulator-Polysilicon; PIP) 캐패시터 일 수 있다.
이하 본 발명의 실시예들에 따른 유전체막을 제조하는 공정을 제 2 실시예에 따른 유전체막을 예시하여 설명하도록 한다. 도 8은 본 발명의 제 2 실시예에 따른 유전체막의 제조 방법의 흐름도이다.
먼저 도 5 내지 도 7에 도시되어 있는 바와 같은 채널 영역(502), 플로팅 게이트(612), 하부 전극(710) 등의 하부 구조물이 형성되어 있는 기판(500, 600, 700)을 준비한다(S1).
이어서, 하부 구조물상에 단일막을 형성한다(S2).
이하에서 하부 구조물 상에 형성된 단일막을 하부막(102)이라 한다.
앞서 언급한 바와 같이 하부막(102)은 후술하는 복합막(101)보다 물리적, 화학적으로 안정한 단일 성분의 산화물로 형성된다.
또, 하부막(102)은 900?의 고온에서 후속 열처리 공정을 실시할지라도 실질적으로 비정질 상태를 유지한다. 따라서, 하부막(102) 내에 결정 입계가 거의 생성되지 않으므로 누설 전류를 감소시킬 수 있다.
하부막(102)은 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 또는 스파터링 등의 증착 방법들을 통해 형성될 수 있다. 이러한 방법들은 상대적으로 높은 온도에서 박막 형성이 이루어진다. 결과적으로, 이러한 방법들에 의할 경우 반도체 소자들에 불리한 열적 효과를 야기할 수 있다.
반면에, 원자층 증착(Atomic Layer Deposition; ALD) 방법은 화학 기상 증착 (CVD) 방법보다 낮은 온도에서 수행하여 열적 효과를 줄이고 향상된 균일성을 갖게 된다. 따라서, 본 발명의 제 2 실시예에 따른 유전체막(100')의 제조에 있어서, 하부막(102)을 원자층 증착(ALD) 방법에 의해 형성할 수 있다. 원자층 증착(ALD) 방법을 사용함으로써, 다양한 전구체들이 사용될 수 있고, 막의 두께 및 산화물의 조성을 정밀하게 제어할 수 있다.
하부막(102)을 형성하기 위한 원자층 증착(ALD) 방법은 금속 또는 비금속 소오스, 퍼지 가스, 산소 소오스, 및 퍼지 가스 공급 공정을 번갈아 가면서 반복적으로 실시함으로써 진행될 수 있다. 이와 같은 공정을 반복하여 1 내지 50Å 두께로 하부막(102)을 형성한다.
금속 또는 비금속 소오스로는 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 란탄(La), 실리콘(Si), 탄탈륨(Ta), 스트론튬(Sr), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 이트륨(Y) 또는 망간(Mn) 중 어느 하나를 포함하는 물질 일 수 있다.
산소 소오스로는 H2O, O3, O 래디컬, 알코올(예., 이소프로필알코올), D2O, H2O2, O2, N2O, NO가 사용될 수 있다. 이외에도, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 다른 전구체들이 사용될 수도 있다.
선택적으로, 하부막(102)을 형성하기 전에 기판(500, 600, 700)에 자연적으로 형성된 수 Å 두께 이하의 산화막(SiO2)(미도시)을 제거하는 공정을 추가할 수도 있다.
이어서, 단일막 상에 복합막을 형성한다(S3).
복합막(101)을 두 개 이상의 서로 다른 성분의 산화물로 형성하면, 전체 유전체막(100 또는 100')의 유전율을 높일 수 있으므로 등가 산화막의 두께를 감소시킬 수 있다. 특히, 하부막(102)을 구성하는 금속 또는 비금속과 동일 또는 동족 금속 또는 비금속을 포함하는 산화물로 형성하면, 하부막(102)과의 전기적 특성의 정합이 이루어지므로 보다 안정적인 구조의 유전체막을 완성할 수 있다. 또, 순수 고정 전하량이 최소화될 수 있도록 하는 이종 금속 또는 비금속의 조합으로 이루어진 산화물로 형성하면, 고정 전하에 따른 쿨롱 스캐터링이 채널 이동도를 감소시키는 것을 효과적으로 방지할 수 있다. 또, 이종 금속 또는 비금속의 조합에 의해 형성열이 단일 금속 또는 비금속 산화막보다 더 음의 값을 가지게 되므로 비정질 상태로 형성하는 것이 가능하다.
하부막(102)과 마찬가지로 복합막(101)도 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 스파터링 등의 증착 방법들을 통해 형성될 수 있다. 이러한 방법들은 상대적으로 높은 온도에서 박막 형성이 이루어진다. 결과적으로, 이러한 방법들에 의할 경우 반도체 소자들에 불리한 열적 효과를 야기할 수 있다.
따라서, 복합막(101)도 원자층 증착(ALD) 방법에 의해 낮은 온도에서도 형성하는 것이 가능하고, 다양한 전구체들의 사용이 가능하며, 막의 두께 및 이종 금속 또는 비금속의 조성비를 정밀하게 제어할 수 있다.
두 개 이상의 서로 다른 성분의 산화물을 포함하는 복합막(101)을 형성하기 위한 원자층 증착(ALD) 방법은 금속 또는 비금속(M1) 소오스, 퍼지 가스, 산소 소오스, 퍼지 가스 공급으로 이루어진 A 공정 사이클과 상기 A 공정과는 다른 금속 또는 비금속 소오스(M2), 퍼지 가스, 산소 소오스, 퍼지 가스 공급으로 이루어진 B 공정 사이클로 구성된다. 이러한 A 공정 사이클을 m회 반복한 후, 상기 B 공정을 n회 반복하여 층상 구조의 형성이 없도록 하는 범위에서 복합막이 형성되도록 원자층 증착(ALD) 방법이 수행될 수 있다. 또한, 형성되는 물질의 결정화 온도가 높아서 비정질 상태로 형성될 수 있는가, 순수 고정 전하량이 최소화될 수 있는가, 유전율을 최대화할 수 있는가 등을 고려하여 복합막 형성 조건을 결정한다. 특히, 층상 구조의 형성이 없도록 하기 위하여 A 공정 사이클과 B 공정 사이클의 m과 n 값은 1 내지 10 일 수 있고, 이러한 m과 n 값의 설정은 당업자에 의해 다양하게 변형될 수 있음은 물론이다.
복합막(101)으로 HfxAlyOz를 형성할 경우, Hf의 비율이 높아질수록 유전율은 증가하지만, 결정화 온도는 점차 낮아진다. M1으로 Hf를 M2으로 Al을 사용할 경우에는 Hf 공정 사이클과 Al 공정 사이클의 비율이 4:1 비율 즉, A-A-A-B가 되도록 원자층 증착(ALD) 방법을 수행할 경우, 복합막(101)에는 층상 구조가 형성되지 않게 된다. 따라서, 종래의 HfO2막에 형성되었던 결함 발생이 억제되므로, 누설 전류의 발생을 줄일 수 있게 된다. 또한, 상기한 바와 같은 공정 사이클에 의해 형성된 복합막(101)의 유전율은 15 이상이 되며 더욱 바람직하기로는 20 이상의 유전율을 달성할 수 있고, 결정화 온도가 850 내지 900℃ 이상으로 높아진다. 또, 4:1 비율 로 형성할 경우, 순수 고정 전하가 거의 0인 유전체막을 형성할 수가 있다. 이는 Al2O3가 음의 고정 전하를 가지고 HfO2가 양의 고정 전하를 가지며, 동일 두께의 HfO2의 양의 고정 전하가 동일 두께의 Al2O3의 음의 고정 전하의 1/2이라는 사실에 근거한다. 이와 같은 사실은 본 출원의 양수인에게 공동 양도된 미국 공개 특허 제2002/0106536호에 충분히 개시되어 있으며, 상기 공개 특허의 내용은 본 명세서에 충분히 개시된 것처럼 원용되어 통합된다.
구체적으로, 사염화 하프늄(HfCl4) 등의 하프늄(Hf) 소오스-퍼지 가스-산소 소오스-퍼지 가스 공급의 순으로 이루어진 Hf 공정 사이클 4회와 알루미늄(Al) 소오스-퍼지 가스-소오스-퍼지 가스 공급의 순으로 이루어진 Al 공정 사이클 1회를 반복 단위로 하여 10 내지 500Å 두께로 HfxAlyOz 막을 형성한다. 이때 상기 HfxAlyOz 막은 층상 구조가 형성되지 않아야 한다. 하프늄(Hf) 소오스로는 HfCl4, Hf(OtC4H9)4, Hf(OC2H5)4, Hf(N(C2 H5)2)4, Hf(N(CH3)2)4, Hf(dmae) 4(dmae는 디메틸아민) 등이 사용될 수 있으며, 알루미늄(Al) 소오스로는 TMA(트리메틸알루미늄) 등이 사용될 수 있다.
앞서 설명한 바와 같이 하프늄(Hf) 공정 사이클과 알루미늄(Al) 공정 사이클 반복 비율을 고정하여 실시할 경우에는 하프늄(Hf)와 알루미늄(Al)의 조성비가 균일하게 구성된다.
그러나, 경우에 따라서는 하프늄(Hf) 공정 사이클과 알루미늄(Al) 공정 사이 클의 반복 비율을 달리하여 농도 경사를 가지도록 형성할 수도 있다. 예를 들어 하부막(102)과 후술하게 되는 상부막을 알루미늄 산화막으로 형성한 경우에는 하부막(102) 및 상부막과 접촉하는 영역에서는 알루미늄(Al)의 비율이 높도록 하여 정합성을 향상시킬 수 있다.
계속해서, 복합막 상에 단일막을 형성한다(S4).
이하에서 복합막(101) 상에 형성된 단일막을 상부막(103)이라 한다.
앞서 언급한 바와 같이 상부막(103)은 복합막(101)보다 물리적, 화학적으로 안정한 단일 성분의 산화물로 형성된다.
또, 상부막(103)은 900℃의 고온에서 후속 열처리 공정을 실시할지라도 실질적으로 비정질 상태를 유지한다. 따라서, 상부막(103) 내에 결정 입계가 거의 생성되지 않으므로 누설 전류를 감소시킬 수 있다.
상부막(103)은 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 스파터링 등의 증착 방법들을 통해 형성될 수 있다. 이러한 방법들은 상대적으로 높은 온도에서 박막 형성이 이루어진다. 결과적으로, 이러한 방법들에 의할 경우 반도체 소자들에 불리한 열적 효과를 야기할 수 있다.
반면에, 원자층 증착(ALD) 방법은 화학 기상 증착(CVD) 방법보다 낮은 온도에서 수행하여 열적 효과를 줄이고 향상된 균일성을 갖게 된다. 따라서, 본 발명의 제 2 실시예에 따른 유전체막(100')의 제조에 있어서, 상부막(103)을 원자층 증착(ALD) 방법에 의해 형성할 수 있다. 원자층 증착(ALD) 방법을 사용함으로써, 다양 한 전구체들이 사용될 수 있고, 막의 두께 및 산화물의 조성을 정밀하게 제어할 수 있다.
상부막(103)을 형성하기 위한 원자층 증착(ALD) 방법은 금속 또는 비금속 소오스, 퍼지 가스, 산소 소오스, 및 퍼지 가스 공급 공정을 번갈아 가면서 반복적으로 실시함으로써 진행될 수 있다. 이와 같은 공정을 반복하여 1 내지 50Å 두께로 단일막을 형성한다.
금속 또는 비금속 소오스로는 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 란탄(La), 실리콘(Si), 탄탈륨(Ta), 스트론튬(Sr), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 이트륨(Y) 또는 망간(Mn) 중 어느 하나를 포함하는 물질 일 수 있다.
산소 소오스로는 H2O, O3, O 래디컬, 알코올(예., 이소프로필알코올), D2O, H2O2, O2, N2O, NO가 사용될 수 있다. 이외에도, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 다른 전구체들이 사용될 수도 있다.
마지막으로 상부 구조물을 형성한다(S5).
상부막(103)이 형성된 결과물 상에 게이트 전극(520), 콘트롤 게이트(620), 상부 전극(720) 등의 상부 구조물을 형성한다. 본 발명에 따른 유전체막이 형성되어 있는 경우 종래의 양산 공정에 널리 적용되는 폴리실리콘을 그대로 사용하여 상부 구조물을 형성할 수 있다는 장점이 있다.
상기한 바와 같은 제조 공정에 의한 유전체막은 복합막(101)에 층상 구조가 형성되지 않아, 종래 박막 형태의 하프늄 산화막 중간에 발생하였던 결함이 존재하지 않게 되어, 누설 전류의 특성이 개선될 수 있다.
또한 복합막(101) 양면에 위치하는 복합막(101) 보다 물리적, 화학적으로 안정한 물질의 산화물로 형성된 하부막(102) 및 상부막(103)의 존재로 인하여 복합막(101) 상에 존재하는 하프늄 산화물이 직접적으로 대기에 노출되지 않아 흡습에 의해 발생하는 문제점이 해결될 수 있다. 아울러, 복합막(101) 상에 존재하는 상부 구조물 또는 하부 구조물과의 직접적인 접촉이 없어 상부 구조물 또는 하부 구조물에 포함되는 성분과의 반응 또는 복합막(101)의 식각 등이 발생되지 않는다.
도 9는 상기 제조 공정에 의해 제조된 유전체막을 포함하는 하부 전극(TiN)-유전체막(Al2O3/HfxAlyOz/Al2O3 )-상부전극(TiN)으로 구성된 캐패시터와 상하부 전극은 상기 캐패시터와 동일하지만 유전체막이 종래의 하프늄 산화막으로 이루어진 캐패시터의 전압에 대한 누설 전류를 나타낸다. 종래의 유전체막을 포함하는 캐패시터(□)의 경우 초기 누설 전류는 낮으나, 낮은 전류에서 항복 전압이 발생함을 알 수 있다. 이것과 비교하여, 본 발명에 따른 유전체막을 포함하는 캐패시터(녹색 ▲)의 경우 종래의 경우와 비교하여 매우 큰 누설 전류의 개선이 있는 것을 볼 수 있다.
도 10은 본 발명에 따른 유전체막을 포함하는 캐패시터에 열처리를 하여 열화 정도를 도시한 그래프이다. 도 10을 참조하면, 본 발명에 따른 유전체막을 400℃에서 30분간 H2 열처리 한 경우(청색 □), 열처리 전(청색 ■)과 비교하여 열화가 없음을 알 수 있다.
본 발명에 따르면, 고유전율을 갖는 복합막 및 복합막의 적어도 한 면에 복합막과 비교하여 물리적, 화학적으로 안정한 산화물을 포함하는 단일막을 포함하는 유전체막을 사용함으로써, 누설 전류의 특성이 개선되면서도, 주변 환경 및 후속 공정에 있어서도 안정적인 특성이 유지되게 하여, 유전체막의 전체 유전율을 최대화할 수 있다. 그 결과 이러한 유전체막을 채용하는 미세 전자 소자의 성능을 향상시킬 수 있다.

Claims (30)

  1. 두 개 이상의 서로 다른 성분의 산화물로 층상 구조가 없도록 형성되어 있는 복합막; 및
    상기 복합막의 적어도 한 면에 형성되어 있는 단일 성분의 산화물로 형성되어 있는 단일막을 포함하는 다층 유전체막.
  2. 제 1 항에 있어서,
    상기 복합막은 M1xM2yOz로 표시되는 산화물로 형성되는 다층 유전체막.
  3. 제 2 항에 있어서,
    상기 M1과 M2는 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 란탄(La), 실리콘(Si), 탄탈륨(Ta), 스트론튬(Sr), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 이트륨(Y) 또는 망간(Mn) 중에서 서로 다르게 선택되는 다층 유전체막.
  4. 제 2 항에 있어서,
    상기 복합막은 AlxHfyOz, HfxSiyOz, HfxTayOz, HfxTiyOz, AlxTi yOz, ZrxTayOz, ZrxSiyOz 또는 ZrxTiyOz 중에서 선택되는 산화물로 구성되는 다층 유전체막.
  5. 제 1 항에 있어서,
    상기 단일막은 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 란탄(La), 실리콘(Si), 탄탈륨(Ta), 스트론튬(Sr), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 이트륨(Y) 또는 망간(Mn)의 산화물 중에서 선택되는 산화물로 구성되는 다층 유전체막.
  6. 제 1 항에 있어서,
    상기 단일막이 상기 복합막의 양면에 각각 형성되어 있는 경우, 상기 각각의 단일막은 동일한 성분의 산화물로 구성되는 다층 유전체막.
  7. 제 1 항에 있어서,
    상기 단일막이 상기 복합막의 양면에 각각 형성되어 있는 경우, 상기 각각의 단일막은 서로 다른 성분의 산화물로 구성되는 다층 유전체막.
  8. 제 1 항에 있어서,
    상기 단일막은 알루미늄 산화물 또는 실리콘 산화물로 구성되는 다층 유전체막.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 다층 유전체막을 게이트 유전체 막으로 포함하는 미세 전자 소자.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 다층 유전체막을 게이트간 유전체막으로 포함하는 미세 전자 소자.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 다층 유전체막을 캐패시터 전극간 유전체막으로 포함하는 미세 전자 소자.
  12. 하부 전극;
    상기 하부 전극 상에 형성되어 있는 AlxHfyOz로 구성된 복합막 상하부에 알루미늄 산화막을 포함하는 다층 유전체막; 및
    상기 다층 유전체막 상에 형성되어 있는 상부 전극을 포함하는 캐패시터.
  13. 제 12 항에 있어서,
    상기 복합막은 알루미늄 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계를 구비하는 공정 사이클을 1회 수행하고, 하프늄 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계를 구비하는 공정 사이클을 4회 반복하는 원자층 증착 방법에 의해 층상 구조의 형성이 없도록 형성된 AlxHfyOz로 이루어진 캐패시터.
  14. 제 12 항에 있어서,
    상기 상부 전극 및 하부 전극은 TiN인 캐패시터.
  15. 두 개 이상의 서로 다른 성분의 산화물로 층 구분 없는 복합막을 형성하는 단계; 및
    상기 복합막의 적어도 한 면에 단일 성분의 산화물로 구성된 단일막을 형성하는 단계를 포함하는 다층 유전체막의 제조 방법.
  16. 제 15 항에 있어서,
    상기 복합막은 M1xM2yOz로 표시되는 산화물로 구성되는 다층 유전체막의 제조 방법.
  17. 제 16 항에 있어서,
    상기 M1과 M2는 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 란탄(La), 실리콘(Si), 탄탈륨(Ta), 스트론튬(Sr), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 이트륨(Y) 또는 망간(Mn) 중에서 서로 다르게 선택되는 다층 유전체막의 제조 방법.
  18. 제 16 항에 있어서,
    상기 복합막은 AlxHfyOz, HfxSiyOz, HfxTayOz, HfxTiyOz, AlxTi yOz, ZrxTayOz, ZrxSiyOz 또는 ZrxTiyOz 중에서 선택되는 산화물로 구성되는 다층 유전체막의 제조 방법.
  19. 제 16 항에 있어서,
    상기 복합막을 형성하는 단계는 상기 M1 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계 및 퍼지 가스 공급 단계를 구비하는 A 공정 사이클 및 상기 M2 소오스 공급 단계, 퍼지 가스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계 및 퍼지 가스 공급 단계를 구비하는 B 공정 사이클로 구성된 원자층 증착 방법에 의해 수행되고,
    상기 A 공정 사이클을 m회 반복한 후, 상기 B 공정을 n회 반복하여 층상 구조의 형성이 없도록 형성되는 다층 유전체막의 제조 방법.
  20. 제 19 항에 있어서,
    상기 m 및 n은 1 내지 10 인 다층 유전체막의 제조 방법.
  21. 제 15 항에 있어서,
    상기 단일막은 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 란탄(La), 실리콘 (Si), 탄탈륨(Ta), 스트론튬(Sr), 바륨(Ba), 납(Pb), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 이트륨(Y) 또는 망간(Mn)의 산화물 중에서 선택되는 산화물로 구성되는 다층 유전체막의 제조 방법.
  22. 제 15 항에 있어서,
    상기 단일막이 상기 복합막의 양면에 각각 형성되어 있는 경우, 상기 각각의 단일막은 동일한 성분의 산화물로 구성되는 다층 유전체막의 제조 방법.
  23. 제 15 항에 있어서,
    상기 단일막이 상기 복합막의 양면에 각각 형성되어 있는 경우, 상기 각각의 단일막은 서로 다른 성분의 산화물로 구성되는 다층 유전체막의 제조 방법.
  24. 제 15 항에 있어서,
    상기 단일막은 알루미늄 산화물 또는 실리콘 산화물로 구성되는 다층 유전체막의 제조 방법.
  25. 제 15 항 내지 제 24 항 중 어느 한 항에 따라 상기 다층 유전체막을 미세 전자 소자의 게이트 유전체막으로 제조하는 방법.
  26. 제 15 항 내지 제 24 항 중 어느 한 항에 따라 상기 다층 유전체막을 미세 전자 소자의 게이트간 유전체막으로 제조하는 방법.
  27. 제 15 항 내지 제 24 항 중 어느 한 항에 따라 상기 다층 유전체막을 미세 전자 소자의 캐패시터 전극간 유전체막으로 제조하는 방법.
  28. 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 AlxHfyOz로 구성된 복합막 상하부에 알루미늄 산화막을 포함하는 다층 유전체막을 형성하는 단계; 및
    상기 다층 유전체막 상에 상부 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  29. 제 28 항에 있어서,
    상기 복합막은 알루미늄 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계를 구비하는 A 공정 사이클 및 하프늄 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계를 구비하는 B 공정 사이클을 포함하는 원자층 증착 방법에 의해 형성되고,
    상기 A 공정 사이클을 1회 수행한 후, 상기 B 공정 사이클을 4회 반복하여 층상 구조의 형성이 없도록 형성되는 캐패시터의 제조 방법.
  30. 제 28항에 있어서,
    상기 상부 전극 및 하부 전극은 TiN인 캐패시터의 제조 방법.
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