KR102673537B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 금속질화막 상부에 제 1 두께를 갖는 비정질의 제 1 고유전막을 형성하는 제 1 단계; 상기 제 1 고유전막 상에 제 2 두께를 갖는 결정질의 제 2 고유전막을 형성하는 제 2 단계; 및 상기 제 2 두께의 제 2 고유전막의 적어도 일부 두께만큼 원자층 에칭 방법을 통해 제거하는 제 3 단계;를 포함하되, 상기 제 2 단계를 수행하는 동안 상기 제 1 고유전막은 비정질에서 결정질로 상변화되며, 상기 제 3 단계를 수행하는 동안 상기 제 1 고유전막은 결정질을 유지하는 것을 특징으로 하는, 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Methods of fabricating semiconductor device}
본 발명은 전자 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화 및 소형화 경향에 따라 커패시터의 정전 용량 확보 및 누설 전류 제어가 매우 어려워 지고 있다. 이에 대한 해결책의 하나로 고유전율(high-k) 물질들의 혼합물로 이루어진 다성분계 고유전체 박막이 제안되고 있다. 그러나, 고유전체 박막의 두께가 얇으면 커패시턴스를 확보할 수는 있으나 결정질 상태를 가지는 것이 어려우며, 고유전체 박막의 두께가 두꺼우면 결정질 상태를 가질 수는 있으나 커패시턴스를 확보하는 것이 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 결정질 상태를 유지하면서도 커패시턴스를 확보할 수 있는 다성분계 고유전체 적층 구조체를 구비하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따른 반도체 소자의 제조 방법은 금속질화막 상부에 제 1 두께를 갖는 제 1 고유전막을 형성하는 제 1 단계; 상기 제 1 고유전막 상에 제 2 두께를 갖는 제 2 고유전막을 형성하는 제 2 단계; 및 상기 제 2 두께의 제 2 고유전막의 적어도 일부 두께만큼 원자층 에칭 방법을 통해 제거하는 제 3 단계;를 포함한다.
상기 반도체 소자의 제조 방법에서, 상기 제 1 단계는 비정질의 상기 제 1 고유전막을 형성하는 단계를 포함하고, 상기 제 2 단계는 결정질의 상기 제 2 고유전막을 형성하는 단계를 포함하되, 상기 제 2 단계를 수행하는 동안 상기 제 1 고유전막은 비정질에서 결정질로 상변화될 수 있다.
상기 반도체 소자의 제조 방법에서, 상기 제 3 단계를 수행하는 동안 상기 제 1 고유전막은 결정질을 유지할 수 있다.
상기 반도체 소자의 제조 방법에서, 상기 제 1 고유전막 및 상기 제 2 고유전막은 Hf, Zr, Al, Si, Ti, Ga, Ge 및 Y 의 군에서 각각 선택된 어느 하나의 물질을 포함하는 유전막일 수 있다.
상기 반도체 소자의 제조 방법에서, 상기 제 1 고유전막은 HfO2막을 포함하고, 상기 제 2 고유전막은 ZrO2막을 포함할 수 있다.
상기 반도체 소자의 제조 방법에서, 상기 제 1 단계에서 상기 제 1 고유전막의 두께는 18 ~ 22 Å이고, 상기 제 2 단계에서 상기 제 2 고유전막의 두께는 50 ~ 60 Å이고, 상기 제 3 단계에서 잔존하는 상기 제 2 고유전막의 두께는 20Å 이상일 수 있다.
상기 반도체 소자의 제조 방법에서, 상기 제 1 단계 및 상기 제 2 단계는 원자층 증착 공정(ALD), 플라즈마 강화 원자층 증착 공정(PE-ALD) 및 화학 기상 증착 공정(CVD)의 군에서 각각 선택된 어느 하나의 공정으로 수행될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 결정질 상태를 유지하면서도 커패시턴스를 확보할 수 있는 다성분계 고유전체 적층 구조체를 구비하는 반도체 소자의 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도해하는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 3은 본 발명의 (a) 비교예 및 (b) 실시예에 따른 반도체 소자의 제조 방법을 커패시터 구조체에 적용한 양상을 비교한 도면이다.
도 4는 TiN막 상에 57Å 두꼐의 HfO2막을 형성한 경우 비정질 상태를 확인할 수 있는 FFT(fast Fourier transform) 분석 이미지를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 적용한 박막 구조체의 FFT(fast Fourier transform) 분석 이미지를 나타낸 도면이다.
도 6은 본 발명의 비교예 및 실시예에 따른 반도체 소자의 제조 방법을 적용한 박막 구조체에 대한 XRD 분석 결과를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도해하는 순서도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 금속질화막(20) 상부에 제 1 두께를 갖는 제 1 고유전막(30)을 형성하는 제 1 단계(S100); 상기 제 1 고유전막(30) 상에 제 2 두께를 갖는 제 2 고유전막(40)을 형성하는 제 2 단계(S200); 및 상기 제 2 두께의 제 2 고유전막(40)의 적어도 일부 두께만큼 원자층 에칭(Atomic Layer Etching) 방법을 통해 제거하여 최종적인 제 2 고유전막(40a)을 형성하는 제 3 단계(S300);를 포함한다.
상기 제 1 단계(S100)는 비정질의 상기 제 1 고유전막(30)을 형성하는 단계를 포함하고, 상기 제 2 단계(S200)는 결정질의 상기 제 2 고유전막(40)을 형성하는 단계를 포함하되, 상기 제 2 단계(S200)를 수행하는 동안 상기 제 1 고유전막(30)은 비정질에서 결정질로 상변화될 수 있다. 또한, 상기 제 3 단계(S300)를 수행하는 동안 상기 제 1 고유전막(30)은 결정질을 계속 유지할 수 있다.
상기 제 1 단계(S100) 및 상기 제 2 단계(S200)는 원자층 증착 공정(ALD), 플라즈마 강화 원자층 증착 공정(PE-ALD) 및 화학 기상 증착 공정(CVD)의 군에서 각각 선택된 어느 하나의 공정으로 수행될 수 있다.
상기 제 1 고유전막(30) 및 상기 제 2 고유전막(40)은 Hf, Zr, Al, Si, Ti, Ga, Ge 및 Y 의 군에서 각각 선택된 어느 하나의 물질을 포함하는 유전막일 수 있다. 예를 들어, 상기 제 1 고유전막(30)은 HfO2막을 포함하고, 상기 제 2 고유전막(40)은 ZrO2막을 포함할 수 있다.
상기 제 1 단계에서 상기 제 1 고유전막의 두께는 18 ~ 22 Å이고, 상기 제 2 단계에서 상기 제 2 고유전막의 두께는 50 ~ 60 Å이고, 상기 제 3 단계에서 잔존하는 상기 제 2 고유전막의 두께는 20Å 이상일 수 있다.
도 3은 본 발명의 (a) 비교예 및 (b) 실시예에 따른 반도체 소자의 제조 방법을 커패시터 구조체에 적용한 양상을 비교한 도면이다.
도 3의 (a)에 개시된 커패시터 구조체는 도 2의 (b)의 적층 구조체를 적용한 후 상부 전극(50)을 형성하였으나, 커패시터 공간(d1)이 상대적으로 좁아 후속 공정을 진행하는 것이 용이하지 않다.
이에 반하여, 도 3의 (b)에 개시된 커패시터 구조체는 도 2의 (c)의 적층 구조체를 적용한 후 상부 전극(50)을 형성하였으나, 커패시터 공간(d2)이 상대적으로 넓어 후속 공정을 진행하는 것이 용이하다.
이하에서는, 예를 들어, 상기 제 1 고유전막(30)은 HfO2막을 포함하고, 상기 제 2 고유전막(40)은 ZrO2막을 포함하는 경우를 상정하여 본 발명의 기술적 사상을 구체적으로 설명한다.
반도체는 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 커패시터의 25fF/셀 이상의 높은 정전용량을(capacitance) 갖는 유전막 개발이 지속적으로 요구되고 있다.
대표적으로 높은 유전상수(dielectric constant, k)를 가지기 위해 대체하기 위한 HfO2막과 ZrO2막 등이 사용되는데, 이러한 박막은 결정 구조(crystal structure)에 따라 서로 다른 유전상수(k)를 가지게 된다.
유전체 상(phase) 유전상수(k)
HfO2막 또는 ZrO2막 Monoclic ~20
HfO2막 또는 ZrO2막 Cubic ~37
HfO2막 또는 ZrO2막 Tetragonal ~48
표 1은 유전체 박막의 결정 구조에 따른 유전 상수를 나타낸 것이다.
HfO2막과 ZrO2막은 테트라고날 상(tetragonal phase)에서의 k 값이 이론적으로 가장 높은 값지만 (k~ 48), 테트라고날 상(tetragonal phase)의 경우 높은 열이 필요하고 열역학적으로 불안정하므로 Si, Ge 등의 작은 이온반경을 가진 4 가 원소를 ZrO2막, HfO2막에 적당히 도핑하면 이를 안정화시킬 수 있다.
Si, Ge 등이 도핑된 상기 유전체는 1000K 정도에서 테트라고날 상(tetragonal phase)이 형성된다고 알려져 있지만 낮은 두께에서(20Å)는 결정 구조가 형성되기 어려운 문제를 가지고 있다. 또한 Si, Ge의 도핑 농도에 의해 상의 안정성 및 유전 상수 값이 결정됨이 보고 되어있기 때문에 정확히 농도를 제어하는 것이 무엇보다 중요한 문제점이 있다.
본 발명에서는 유전막을 형성함에 있어, 낮은 두께 (~50Å 이하)에서 테트라고날 상(tetragonal phase)의 결정막을 형성하면서 높은 유전상수 k 값을 만족시키는 데 특징을 갖고 있다.
먼저 낮은 두께의 테트라고날 상(tetragonal phase)의 결정막을 형성하기 위해 HfO2막을 먼저 증착하고 후속으로 ZrO2막을 형성하여 상대적으로 결정화가 쉬운 ZrO2막을 먼저 결정화를 시키게 되면, 하부 HfO2막까지 결정화를 진행할수 있도록 유도한다.
HfO2막 상부에 상대적으로 결정화율이 높은 결정질의 ZrO2막을 증착하면, 상부 밀봉 효과(top encapsulation effect)에 의한 감금(confinement)에 의해 하부층인 HfO2막이 결정화된다. 한편, 본 발명에서는 결정화 시키는 단계는 열적(thermal), 물리적(plasma, ion, implant doping 등) 처리를 포함할 수 있다.
ZrO2막과 HfO2막의 이중막은 두께 또는 적층 순서가 중요할 수 있는 바, HfO2막이 하부막이고, ZrO2막이 상부막일 경우 좀 더 큰 극성(polarity)을 가지기 때문에 테트라고날 상(tetragonal phase)을 형성함에 용이하다. 또한, ZrO2막은 HfO2막보다 결정화되는 온도 및 두께가 낮다.
이렇게 결정화된 다중막의 경우, 정전용량에 있어 단일막 대비 그 값이 떨어지게 되는데 그 이론적인 내용은 다음과 같다.
일반적으로 정전 용량은 전극의 면적과 유전체의 유전 상수(dielectric constant)에 비례하고, 전극간 거리(유전막 두께)에 반비례한다. 한편, 서로 다른 다중 막의 정전용량의 경우 단일막의 정전용량 대비 유전 상수가 감소하는 결과를 가져오게 된다.
따라서 HfO2막 결정화를 위해 사용된 ZrO2막을 원자층 제거(Atomic Layer Removal)를 이용하여 결정화된 HfO2막만 사용한다면 상대적으로 높은 유전 상수를 가질 수 있다.
도 2와 도 3을 참조하면, HfO2막과 ZrO2막의 다중막으로 이루어진 복합 유전막을 형성한 후 원자층 제거(Atomic Layer Removal)를 통하여 선택적으로 ZrO2막 60Å에서 HfO2막의 20Å 두께와 같거나 그 이상의 두께를 가질 때, HfO2막의 20Å 두께에서도 테트라고날 상(tetragonal phase)의 결정화 된 막을 형성함으로써, 30% 향상된 유전상수를 가질 수 있으며, 패턴 내 트렌치에서 기존보다 50% 향상된 공간을 확보할 수 있다.
도 4는 TiN막 상에 57Å 두꼐의 HfO2막을 형성한 경우 비정질 상태를 확인할 수 있는 FFT(fast Fourier transform) 분석 이미지를 나타낸 도면이다.
도 4를 참조하면, TiN막 상에 HfO2막을 형성함에 있어서, HfO2막의 두께가 57Å인 경우에도 HfO2막은 결정질이 아니라 비정질 상태임을 확인할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 적용한 박막 구조체의 FFT(fast Fourier transform) 분석 이미지를 나타낸 도면이다.
도 5의 (a)를 참조하면, TiN막 상에 약 27Å 두께의 HfO2막을 형성한 후, 53Å 두께의 ZrO2막을 형성하는 경우, ZrO2막은 결정질이며, HfO2막은 비정질 상태에서 결정질 상태로 상변화됨을 확인할 수 있다. HfO2막과 ZrO2막은 모두 테트라고날 상(tetragonal phase)을 가지는 결정질이다.
도 5의 (b)와 (c)를 참조하면, 원자층 제거(Atomic Layer Removal) 공정을 이용하여 ZrO2막의 소정의 일부 두께를 제거하더라도 HfO2막은 결정질 상태를 유지할 수 있음을 확인할 수 있다.
예를 들어, ZrO2막의 두께를 53Å에서 27Å으로 감소시키는 원자층 제거(Atomic Layer Removal) 공정을 수행하여도 ZrO2막 하부의 HfO2막은 결정질 상태를 유지하며, ZrO2막의 두께를 27Å에서 21Å으로 감소시키는 원자층 제거(Atomic Layer Removal) 공정을 수행하여도 ZrO2막 하부의 HfO2막은 결정질 상태를 유지함을 확인할 수 있다. HfO2막과 ZrO2막은 모두 테트라고날 상(tetragonal phase)을 가지는 결정질이다.
한편, 원자층 제거(Atomic Layer Removal) 공정을 수행한 후 제거된박막의 표면종 및 오염도를 낮추기 위해 열적(thermal), 물리적(plasma, ion, implant doping 등) 처리를 더 수행할 수 있다.
도 6은 본 발명의 비교예 및 실시예에 따른 반도체 소자의 제조 방법을 적용한 박막 구조체에 대한 XRD 분석 결과를 나타낸 도면이다.
도 6에서 'Ref. ZrO2/HfO2 (53Å/27Å)' 항목은 도 5의 (a)에 도시된 복합 유전막에 대하여 어닐링을 하지 않은 상태에서 XRD 분석 결과를 나타낸 것이고, 에서 'ALR. ZrO2/HfO2 (27Å/27Å)' 항목은 도 5의 (b)에 도시된 복합 유전막에 대하여 어닐링을 하지 않은 상태에서 XRD 분석 결과를 나타낸 것이고, 'Ref. ZrO2/HfO2 (27Å/27Å)' 항목은 HfO2막을 형성하고 ZrO2막을 형성한 후에 별도의 원자층 제거(Atomic Layer Removal) 공정을 수행하지 않은 상태에서 XRD 분석 결과를 나타낸 것이다.
이에 의하면, TiN막 상에 27Å 두께의 HfO2막을 형성한 후 27Å의 ZrO2막을 형성한 경우, ZrO2/HfO2 복합 유전막은 결정질 특성이 나타나지 않음에 반하여, TiN막 상에 27Å 두께의 HfO2막을 형성한 후 53Å의 ZrO2막을 형성한 후 원자층 제거(Atomic Layer Removal) 공정에 의하여 ZrO2막의 두께를 27Å까지 감소시킨 경우, ZrO2/HfO2 복합 유전막은 결정질 특성이 유지되면서 나타남을 확인할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (7)

  1. 금속질화막 상부에 제 1 두께를 갖는 제 1 고유전막을 형성하는 제 1 단계;
    상기 제 1 고유전막 상에 제 2 두께를 갖는 제 2 고유전막을 형성하는 제 2 단계; 및
    상기 제 2 두께의 제 2 고유전막의 적어도 일부 두께만큼 원자층 에칭 방법을 통해 제거하는 제 3 단계;를 포함하고,
    상기 제 1 단계는 비정질의 상기 제 1 고유전막을 형성하는 단계를 포함하고,
    상기 제 2 단계는 결정질의 상기 제 2 고유전막을 형성하는 단계를 포함하되,
    상기 제 2 단계를 수행하는 동안 상기 제 1 고유전막은 비정질에서 결정질로 상변화되며,
    상기 제 3 단계를 수행하는 동안 상기 제 1 고유전막은 결정질을 유지하는 것을 특징으로 하며,
    상기 제 2 단계를 수행한 후 상기 제 1 고유전막 및 상기 제 2 고유전막은 모두 테트라고날 상(tetragonal phase)을 가지는 결정질인 것을 특징으로 하는,
    반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 고유전막 및 상기 제 2 고유전막은 Hf, Zr, Al, Si, Ti, Ga, Ge 및 Y 의 군에서 각각 선택된 어느 하나의 물질을 포함하는 유전막인 것을 특징으로 하는,
    반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 고유전막은 HfO2막을 포함하고,
    상기 제 2 고유전막은 ZrO2막을 포함하는,
    반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 단계에서 상기 제 1 고유전막의 두께는 18 ~ 22 Å이고,
    상기 제 2 단계에서 상기 제 2 고유전막의 두께는 50 ~ 60 Å이고,
    상기 제 3 단계에서 잔존하는 상기 제 2 고유전막의 두께는 20Å 이상인 것을 특징으로 하는,
    반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 단계 및 상기 제 2 단계는 원자층 증착 공정(ALD), 플라즈마 강화 원자층 증착 공정(PE-ALD) 및 화학 기상 증착 공정(CVD)의 군에서 각각 선택된 어느 하나의 공정으로 수행되는 것을 특징으로 하는,
    반도체 소자의 제조 방법.
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H. Kim et al., Microstructural evolution of ZrO2-HfO2 nanolaminate structures grown by atomic layer deposition, J. Mater. Res., Vol. 19, No. 2, pp. 643-650, Feb 2004*

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