KR20120009893A - 반도체 소자의 커패시터 및 그 제조 방법 - Google Patents

반도체 소자의 커패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR20120009893A
KR20120009893A KR1020100070926A KR20100070926A KR20120009893A KR 20120009893 A KR20120009893 A KR 20120009893A KR 1020100070926 A KR1020100070926 A KR 1020100070926A KR 20100070926 A KR20100070926 A KR 20100070926A KR 20120009893 A KR20120009893 A KR 20120009893A
Authority
KR
South Korea
Prior art keywords
film
hfo
tio
capacitor
rutile
Prior art date
Application number
KR1020100070926A
Other languages
English (en)
Other versions
KR101116166B1 (ko
Inventor
황철성
서민하
Original Assignee
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울대학교산학협력단 filed Critical 서울대학교산학협력단
Priority to KR1020100070926A priority Critical patent/KR101116166B1/ko
Publication of KR20120009893A publication Critical patent/KR20120009893A/ko
Application granted granted Critical
Publication of KR101116166B1 publication Critical patent/KR101116166B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)

Abstract

유전막을 개선하여 현저하게 증가된 정전용량을 갖는 반도체 소자의 커패시터 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 커패시터는 하부전극과 상부전극 사이에 유전막을 포함하며, 상기 유전막이 루타일 구조의 TiO2막 및 상기 TiO2막 상에 형성된 HfO2막을 포함하는 것이 특징이다. 본 발명에 따르면 특히, 정방정계-비정질 HfO2/루타일 TiO2 적층막 구조를 얻을 수 있으며 이 경우 0.41nm라는 아주 얇은 두께의 tox를 얻을 수 있고 누설전류도 작다. 따라서, 본 발명에 따른 HfO2/루타일 TiO2 적층막을 포함하는 커패시터는 차세대 DRAM의 커패시터로 사용될 수 있다.

Description

반도체 소자의 커패시터 및 그 제조 방법{Capacitor for semiconductor device and method of fabricating the same}
본 발명은 반도체 소자의 커패시터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 유전막을 개선하여 현저하게 증가된 정전용량을 갖는 반도체 소자의 커패시터 및 그 제조 방법에 관한 것이다.
DRAM과 같은 반도체 소자는 1 개의 트랜지스터와 1 개의 커패시터로 구성되어 있다. 이렇게 커패시터를 포함하는 반도체 소자의 용량을 향상시키기 위해서는 커패시터의 정전용량을 증가시키는 것이 중요하다. 커패시터의 정전용량을 증가시키기 위해 하부전극을 입체화하는 방법, 하부전극의 높이를 높이는 방법, 유전막의 두께를 줄이는 방법 등이 이용되어 오고 있다.
유전막의 정전용량 밀도는 등가 산화막 두께(tox)로 나타낼 수 있는데, 이것은 유전막의 물리적 두께에 3.9/유전상수(k)를 곱한 값이다. 현재 충분히 작은 누설전류( < 1 x 10-7 Acm-2)로 달성할 수 있는 최소의 tox는 대략 0.7nm로, TiN 전극 상에 형성된 ZrO2/Al2O3/ZrO2 삼중막으로부터 얻어진다. 그러나 기술 로드맵에 따르면 30nm 이하의 디자인 룰을 갖는 DRAM을 위해서는 tox가 0.5nm보다 작아져야 한다. ZrO2의 유전상수는 35 정도이고 Al2O3의 유전상수는 8 정도라서 tox를 더 감소시키는 데에는 적당하지 않다. 따라서 더 큰 유전상수를 갖는 새로운 유전막 물질이 요구된다.
루타일(rutile) 구조의 TiO2는 10nm의 작은 두께에서도 80 ~ 130에 이르는 매우 큰 유전상수를 갖는 것으로 보고되었지만 밴드갭이 3.1 eV로 작고 도핑되지 않은 TiO2의 전도대 에지(edge)에 근접한 영역에서의 페르미 준위 피닝(pinning)으로 인해 최소 tox는 0.8nm로 제한된다. TiO2의 누설전류를 줄이는 데에 Al 도핑이 우수한 것으로 제안되었으나 도핑된 AlOx는 유전상수가 작아 TiO2막의 유전상수를 감소시킬 우려가 있다.
따라서, tox가 작도록 큰 유전상수를 가지면서 누설전류도 작은 커패시터 유전막을 개발하는 것이 필요하다.
본 발명이 해결하려는 과제는 큰 유전상수를 가지면서 누설전류도 작은 유전막을 채용한 반도체 소자의 커패시터를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 상대적으로 작은 유전상수를 가지지만 누설전류 특성은 매우 우수한 유전막을 더욱 큰 유전상수를 갖는 유전막에 증착하여 더욱 우수한 특성의 반도체 소자의 커패시터를 제조하는 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 소자의 커패시터는 하부전극과 상부전극 사이에 유전막을 포함하며, 상기 유전막이 루타일 구조의 TiO2막 및 상기 TiO2막 상에 형성된 HfO2막을 포함하는 것이 특징이다.
상기 HfO2막은 비정질과 결정질의 혼합상일 수 있다. 상기 HfO2막은 비정질 매트릭스 내에 상기 TiO2막과의 계면으로부터 신장하는 주상의(columnar) 결정질 입자가 매립된 혼합 구조일 수 있다. 바람직하게, 상기 결정질은 정방정계(tetragonal) 또는 입방정계(cubic)이다. 상기 하부전극은 Ru 또는 Ir 하부전극; 및 상기 Ru 또는 Ir 하부전극이 산화되어 형성된 것으로 루타일 구조를 갖는 RuO2 또는 IrO2 전처리막을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 소자의 커패시터 제조 방법에서는 하부전극과 상부전극 사이에 유전막을 형성하는 단계를 포함하는데, 상기 유전막을 형성하는 단계는 루타일 구조의 TiO2막을 형성하는 단계 및 상기 TiO2막 상에 HfO2막을 형성하는 단계를 포함한다.
상기 TiO2막과 HfO2막은 200 ~ 400℃ 성장 온도에서 ALD 방법에 의해 형성하는 것이 바람직하다.
상기 TiO2막을 형성하는 단계는, Ru 또는 Ir 하부전극을 형성하는 단계; 상기 Ru 또는 Ir 하부전극을 O3로 열처리하는 단계; 및 Ti 전구체를 공급하는 단계, Ti 전구체를 퍼지하는 단계, 산화제를 공급하는 단계 및 산화제를 퍼지하는 단계로 이루어지는 TiO2 증착 사이클을 수 차례 반복하는 ALD 방법에 의하여 TiO2막을 형성하는 단계를 포함하거나, Ru 또는 Ir 하부전극을 형성하는 단계; Ti 전구체를 공급하는 단계, Ti 전구체를 퍼지하는 단계, O3를 공급하는 단계 및 O3를 퍼지하는 단계로 이루어지는 TiO2 증착 사이클을 수 차례 반복하는 ALD 방법에 의하여 TiO2막을 형성하는 단계를 포함할 수 있다.
그 중 앞의 방법에 의하면 상기 Ru 또는 Ir 하부전극 상에 루타일 구조를 갖는 RuO2 또는 IrO2 전처리막이 먼저 형성된 후 TiO2막 증착이 이루어지며, 뒤의 방법에 의하면 TiO2막 증착을 하는 동안 상기 Ru 또는 Ir 하부전극 상에 루타일 구조를 갖는 RuO2 또는 IrO2 전처리막이 형성된다.
상기 유전막을 형성한 다음 후열처리하는 단계를 더 포함하고, 상기 후열처리 온도는 300 ~ 500℃로 유지할 수 있다.
본 발명에 따라 RuO2 또는 IrO2 전처리막을 형성한 위에 TiO2막을 루타일 구조로 형성하고 그 위에 HfO2막을 형성하면, 유전상수가 큰 유전막을 저온에서 형성할 수 있다. 본 발명에 따르면, 루타일 구조의 TiO2막 상에 29 정도의 높은 유전상수를 가지는 HfO2막을 형성할 수 있으며 누설전류를 효과적으로 억제할 수 있다.
본 발명에 따르면 특히, 정방정계-비정질 HfO2/루타일 TiO2 적층막 구조를 얻을 수 있으며 이 경우 0.41nm라는 아주 얇은 두께의 tox를 얻을 수 있고 누설전류도 작다. 이것은 유전상수가 큰 TiO2막 위에 누설전류 특성이 우수한 HfO2막을 올리면서 tox 희생이 최소화되었기 때문이다.
따라서, 본 발명에 따른 HfO2/루타일 TiO2 적층막을 포함하는 커패시터는 차세대 DRAM의 커패시터로 사용될 수 있으며, 수십 기가급 이상의 저장 용량이 요구되는 30nm급 DRAM에 충분히 적용가능하다.
도 1은 본 발명에 따른 반도체 소자의 커패시터 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 반도체 소자의 커패시터 제조 방법 중 TiO2막 및 HfO2막 형성 단계의 순서도이다.
도 3은 본 발명 실험예에 따라 Ru 기판에 성장시킨 HfO2/TiO2 적층막의 단면 TEM 이미지를 보여준다.
도 4는 본 발명 실험예에 따라 Ru/루타일 TiO2/HfO2/Pt MIM 커패시터와 TiN/아나타제(anatase) TiO2/HfO2/Pt MIM 커패시터를 제조한 후, HfO2막 두께에 대하여 나타낸 각 커패시터의 tox 변화이다.
도 5는 8 nm HfO2/13 nm 루타일 TiO2 적층막의 HRTEM 이미지이다.
도 6(a)는 정방정계 HfO2와 루타일 TiO2의 수퍼-셀 구조(super-cell structure)를 개략적으로 도시한 것이고, 도 6(b)는 수퍼-셀 구조에서 정방정계 입자의 횡방향 신장이 제한되는 것을 도시한 것이며, 도 6(c)는 실험적으로 관찰된 결과이다.
도 7은 1 % HF 용액에서의 습식 식각 시간의 함수로 HfO2/루타일 TiO2 적층막의 Hf 면적 밀도 변화를 도시한 것이다.
도 8(a)는 증착된 상태의 HfO2막 AFM 이미지, 도 8(b)는 100초 동안 습식 식각된 HfO2막의 AFM 이미지, 그리고 도 8(c)는 도 8(b) 이미지에서의 라인 프로파일을 보여준다.
도 9(a)는 24 nm HfO2/루타일 TiO2 적층막의 HRTEM 이미지이고 도 9(b)는 역격자 분석 결과이다.
도 10(a)는 24 nm HfO2/아나타제 TiO2 적층막의 HRTEM 이미지이고 도 10(b)는 역격자 분석 결과이다.
도 11(a)는 TiO2막과 HfO2/루타일 TiO2 적층막의 J-V 곡선을 보여주고, 도 11(b)는 0.8 V에서의 J와 tox에 대하여 도시한 것이다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
큰 유전상수를 갖는 것으로 보고된 TiO2는 tox가 작을 것으로 기대되지만 밴드갭이 작다. 따라서, 본 발명의 발명자들은 5eV보다 큰 밴드갭과 큰 유전상수를 가지는 다른 유전막 물질의 연구에 주력하였다. 유전상수와 밴드갭은 반비례한다. 따라서, 큰 밴드갭을 갖지만 유전상수는 약간 작은 유전막 물질과 밴드갭은 작지만 유전상수는 큰 유전막 물질의 적절한 조합이 작은 tox 값을 달성하는 데에 이용될 수 있을 것으로 예상하였다. 큰 밴드갭과 약간 작은 유전상수를 가진 물질 중에 HfO2를 선택하였는데, HfO2는 밴드갭이 5.68eV로 크면서 유전상수도 적당히 큰 값이기 때문이다. 또한 HfO2 게이트 절연막을 가진 고성능 로직 칩의 대량 생산에 힘입어 HfO2 ALD 공정도 많은 발전이 이루어졌으므로 이를 이용해 커패시터 유전막을 형성하면 높은 생산성이 유지될 수 있음을 고려하였다.
HfO2는 단사정계(monoclinic), 정방정계, 입방정계 및 사방정계(orthorombic)와 같은 결정 구조를 가진다. 정방정계와 입방정계 구조를 가진 HfO2의 유전상수는 단사정계 구조를 가진 HfO2의 유전상수보다 훨씬 크다. 단사정계 HfO2의 유전상수는 20 이하인데 이것은 비정질 HfO2의 유전상수와 다르지 않다. 반면, 입방정계나 정방정계 구조를 가진 HfO2의 유전상수는 각각 30, 30 ~ 70으로 기대된다. 따라서, DRAM 셀의 피쳐 사이즈를 30nm 이하로 하기 위하여 0.5nm 이하의 tox를 얻으려면 입방정계 또는 정방정계 구조를 가진 HfO2를 형성할 필요가 있다.
ALD는 두께 제어성이 우수하고, 대면적에 균일한 막 성장이 가능하며, 3차원 전극 구조에 컨퍼멀(conformal)하게 증착할 수 있고, 상대적으로 증착 온도가 낮기 때문에 차세대 DRAM 응용을 위한 HfO2막 형성에 있어 선호되는 방법이다. 그러나 일반적인 HfO2막의 ALD 공정에 있어서 10nm 이하의 얇은 두께로 먼저 비정질 HfO2가 증착된 다음에 일정 두께 이상에서 이것이 단사정계 구조로 결정화된다. 유사한 구조를 가지는 ZrO2의 경우, 입방정계나 정방정계와 같은 고온 안정상이 더 얇은 막 두께 및 더 낮은 성장 온도(300℃ 이하)에서 얻어지는데 이것은 작은 입자 크기 효과 때문이다. 반면에 HfO2의 경우, 고온 안정상인 입방정계나 정방정계 구조는 ALD 또는 CVD에 의해 잘 성장되지 않는다.
불순물을 도핑하면 고온 안정상을 형성하는 에너지 장벽을 낮추어주기 때문에 입방정계나 정방정계 구조 HfO2를 얻을 수 있다. 그러나 불순물 도핑은 HfO2의 유전상수를 감소시키고 결정화를 더디게 한다. 뿐만 아니라 5nm 이하의 얇은 두께에서는 불순물 도핑에 의해 HfO2를 결정화하는 것이 어렵다. 이것은 HfO2막과 HfO2막이 형성되는 하지층(예컨대 기판) 사이의 계면 에너지가 결정화로 인한 HfO2막의 벌크 자유 에너지(bulk free energy) 감소보다 크기 때문이다. 이러한 이유로 인해 불순물 도핑은 부적절하다.
본 발명자들은 HfO2막은 HfO2막이 형성되는 하지층의 종류에 따라 결정 구조가 달라질 수 있음을 밝혀내었다. 그 결과, 루타일 구조의 TiO2막 상에 HfO2막을 형성할 때에 비정질과 결정질의 혼합상을 얻을 수 있으며 큰 유전상수를 가지면서 누설전류도 작고 tox도 작은 유전막을 형성할 수 있음을 제안하기에 이르렀다.
(실시예)
도 1은 본 발명에 따른 반도체 소자의 커패시터 및 그 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명에 따른 반도체 소자의 커패시터는 반도체 기판(100)에 형성된 Ru 또는 Ir 하부전극(140), 하부전극(140) 상에 형성된 RuO2 또는 IrO2 전처리막(146), 전처리막(146) 상에 형성된 유전막(150) 및 유전막(150) 상에 형성된 상부전극(160)을 포함한다.
반도체 기판(100)에는 불순물 영역(105)을 소오스 및 드레인으로 가지는 트랜지스터(미도시)와 같은 구조물이 제공되고, 그 상부에 컨택플러그(115)를 포함하는 하부 절연막(110)이 형성되어 있을 수 있다. 하부 절연막(110) 상에는 식각정지막(120)이 형성되어 있을 수 있다. 도 1에 있어서, 설명의 편의를 위하여 반도체 기판(100) 상에 형성된 세부 구조물은 일부 도시하지 않았다.
도 1에 도시한 예는, 하부전극(140)의 상면, 외면 및 내면이 모두 커패시터 영역으로 이용되는 실린더형 커패시터이다. 그러나, 본 발명은 이에 한정되지 않으며, 예컨대 하부전극(140)의 상면 및 내면만 커패시터 영역으로 이용되는 컨케이브(concave)형 커패시터로 구현될 수도 있다. 또는 스택(stack)형 커패시터로 구현될 수도 있다.
또한, 도 1에 도시한 예는 COB(capacitor over bit line)과 같이, DRAM에서 비트라인 위에 커패시터가 위치하는 경우이다. 그러나, 본 발명은 이에 한정되지 않으며, CUB(capacitor under bit line)과 같이 비트라인 아래에 커패시터가 위치하는 경우, 또는 트렌치형 커패시터와 같이 반도체 기판 안으로 커패시터가 형성되는 경우로 구현될 수도 있다.
전처리막(146)은 하부전극(140)이 산화되어 형성된 것으로 루타일 구조를 갖는다. 유전막(150)은 루타일 구조의 TiO2막(147) 및 HfO2막(148)의 적층 구조를 갖는다. TiO2막(147)은 루타일 구조를 갖기 때문에 유전상수가 크다. 또한, 전처리막(146)의 결정 구조를 따라 형성된 것이므로, 전처리막(146)이 없는 경우에 비하여 저온에서도 루타일 구조로 형성할 수 있는 장점이 있다. 여기서, HfO2막(148)은 비정질과 결정질의 혼합상일 수 있다. 특히 HfO2막(148)은 비정질 매트릭스 내에 TiO2막(147)과의 계면으로부터 신장하는 주상의 결정질 입자가 매립된 혼합 구조일 수 있다. 바람직하게, 상기 결정질은 정방정계 또는 입방정계이다.
상부전극(160)은 귀금속, 내열금속, 내열금속 질화물 또는 도전성 산화물일 수 있다. 이 때, 상기 귀금속은 Ru, Pt 또는 Ir이고, 상기 내열금속 질화물은 TiN, TaN 또는 WN이며, 상기 도전성 산화물은 RuO2, IrO2 또는 SrRuO3일 수 있다.
이와 같이, 본 발명에 따른 반도체 소자의 커패시터는 큰 유전상수를 가진 루타일 구조의 TiO2막과 큰 밴드갭을 가지며 유전상수도 비교적 큰 HfO2막을 채용한 것으로, 유전막이 큰 유전상수를 가지면서 누설전류도 작고 tox도 작아 차세대 DRAM에 매우 적합하다.
다음, 이러한 반도체 소자의 커패시터 제조 방법을 설명한다.
먼저, 반도체 기판(100)에 LOCOS(local oxidation of silicon) 또는 STI(Shallow Trench Isolation)와 같은 소자 분리 공정을 이용하여 활성 영역을 한정한 다음, 활성 영역에 불순물 영역(105)을 소오스 및 드레인으로 가지는 트랜지스터 구조물을 형성한다. DRAM을 제작하기 위한 반도체 기판(100)은 실리콘 웨이퍼(silicon wafer)인 것이 통상적이지만 SOI(Silicon On Insulator)나 SOS(Silicon On Sapphire) 등으로 기판을 구성할 수도 있다.
트랜지스터 구조물 위에 하부 절연막(110)을 형성한 다음, 하부 절연막(110)을 관통하여 반도체 기판(100)의 불순물 영역(105)과 접하는 복수개의 컨택플러그(115)를 형성한다. 컨택플러그(115) 및 하부 절연막(110) 상에 예를 들어 실리콘 질화막으로 된 식각정지막(120)을 먼저 형성한 다음, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)-산화물 등을 증착하여 몰드산화막(미도시)을 형성한다.
다음으로 몰드산화막을 식각하여 홀(미도시)을 형성한 후 하부전극을 구성할 Ru 또는 Ir을 증착한다. 이러한 금속막은 스퍼터링에 의하여 형성하여도 되지만 플라즈마를 이용한 ALD 또는 CVD를 이용하여 형성할 수도 있다. 예를 들어, ALD 방법을 이용한 Ru막 형성시, Ti(OC3H7)4 및 H2O를 소스 가스로 250℃에서 10nm 정도의 TiO2막을 씨드층 및 접합층으로서 먼저 형성한 다음, Ru(EtCp)2, RuCp(i-PrCp) 또는 Ru(DER)2를 소스 가스로, O2 및 플라즈마 활성화된 H2를 반응 가스로 하여 300℃에서 Ru막을 형성할 수 있다. 가스 공급 시간과 퍼지 시간은 각각 0.1초, 5초 정도로 할 수 있다.
다음에 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 등의 방법으로 노드 분리하여 커패시터 하부전극(140)을 형성한다. 그런 다음, 하부전극(140) 표면을 산화시켜 전처리막(146)을 형성한다.
전처리막(146)을 형성하기 위해, 하부전극(140)을 O3로 100 ~ 400℃에서 열처리한다. 예를 들어, 250℃의 온도에서 약 15초간 열처리한다. 하부전극(140)은 육방최밀(HCP) 구조의 결정 구조를 가지지만, O3로 그 표면을 처리하면 산화되면서 루타일 구조를 가지는 산화막이 형성된다. 전처리막(146)은 후속 성장시키는 TiO2막(147)의 씨드층 역할을 하고 전처리막(146)과 TiO2막(147)의 격자 상수 차이가 거의 없으므로, TiO2막(147)이 전처리막(146)의 결정 구조를 따라 에피택셜 성장하게 된다.
이렇게 전처리막(146)을 먼저 형성한 다음에 유전막(150) 형성 단계를 시작한다. 전처리막(146)을 형성하는 단계와 유전막(150)을 형성하는 단계는 인시튜(in-situ)로 수행할 수 있다. 즉, 반도체 기판(100)을 반응실(미도시) 내로 인입한 다음, 반응실 내로 O3를 유입시켜 하부전극(140) 표면을 산화시킴으로써 전처리막(146)을 형성한 후, 그 반응실에서 계속 유전막(150)을 형성 단계를 진행한다.
일반적으로는 TiO2를 700℃ 이상의 고온에서 증착하여야 TiO2막이 루타일 구조를 갖는다. 그러나 본 발명에 따르면, 전처리막(146)이 루타일 구조를 가지고 있으므로, 그 위에 성장하는 TiO2막(147)도 전처리막(146)의 결정 구조를 따라 루타일 구조로 형성된다. 따라서, 본 발명에서와 같은 방법으로 하면 루타일 구조를 갖는 TiO2막(147)의 형성 온도를 400℃ 이하로 유지할 수 있다.
본 실시예에서와 같이 3차원적인 구조를 가지는 하부전극(140) 상에 유전막(150)을 균일하게 형성하기 위해서는, 단차 피복성이 우수한 CVD 또는 ALD 방법을 이용할 수 있다. ALD에 의하여 TiO2막(147)을 형성하는 단계는 도 2와 같은 순서도에 의할 수 있다. 도 2는 본 발명에 따른 반도체 소자의 커패시터 제조 방법 중 TiO2막 및 HfO2막 형성 단계의 순서도이다.
도 2를 참조하면, 반응실 내로 Ti 전구체를 공급한다(단계 s1). Ti 전구체는 반도체 기판(100) 상으로 약 200 ~ 400℃ 정도의 온도에서 약 0.1 ~ 5초 동안 제공된다. 사용할 수 있는 Ti 전구체의 예는 TTIP(titanium tetrakisopropoxide, Ti(OC3H7)4)를 포함한다.
Ti 전구체가 반도체 기판(100) 상으로 제공되면, Ti 전구체의 일부가 전처리막(146)에 흡착된다. 그 중 화학 흡착된 Ti 전구체는 Ti 금속막을 단원자층으로 형성하게 된다.
다음으로, 반응실 내의 Ti 전구체를 퍼지한다(단계 s2). 퍼지 가스로는 아르곤(Ar) 가스 또는 질소(N2) 가스와 같은 불활성 가스를 이용할 수 있다. 이 퍼지 가스는 반응실로부터 Ti 전구체 가운데 화학 흡착되지 않은 부분을 제거한다. 퍼지 가스는 반응실 내로 약 0.1 ~ 5초 동안 공급된다.
계속하여 반응실 내로 산화제를 공급한다(단계 s3). 산화제는 O3, 수증기(H2O) 또는 산소 플라즈마이다. 산화제는 약 200 ~ 400℃ 정도의 온도에서 약 0.1 ~ 5초 동안 제공된다. 산화제는 단계 s1에서 형성된 Ti 금속막과 화학적으로 반응을 하여, 전처리막(146) 상에 한 층의 TiO2막을 형성한다.
다음으로, 반응실 내의 산화제를 퍼지한다(단계 s4). 퍼지 가스는 반응실로부터 반응하지 않은 산화제를 제거한다. 이 단계의 퍼지 가스는 단계 s2의 퍼지 가스와 동일한 종류, 동일한 공급 시간 및 온도로 공급할 수 있다. 경우에 따라서는 단계 s2의 퍼지 가스와 상이한 종류, 상이한 공급 시간 및 온도로 공급할 수도 있다.
이렇게 s1 내지 s4의 단계로 이루어진 TiO2 증착 사이클을 수 차례 반복하여 원하는 두께로 루타일 구조를 가지는 TiO2막(147)을 형성한다. 다음에 TiO2막(147) 상에 HfO2막(148)을 형성한다. HfO2막(148)도 도 2와 같은 순서도에 의한 ALD 방법으로 형성할 수 있다.
도 2를 다시 참조하면, 반응실 내로 Hf 전구체를 공급한다(단계 s1). Hf 전구체는 TiO2막(147) 상으로 약 200 ~ 400℃ 정도의 온도에서 약 0.1 ~ 5초 동안 제공된다. 사용할 수 있는 Hf 전구체의 예는 BTEMAH( t-butoxytris(ethylmethylamido)hafnium, HfOtBu(NEtMe)3)를 포함한다.
Hf 전구체가 TiO2막(147) 상으로 제공되면, Hf 전구체의 일부가 TiO2막(147)에 흡착된다. 그 중 화학 흡착된 Hf 전구체는 Hf 금속막을 단원자층으로 형성하게 된다.
다음으로, 반응실 내의 Hf 전구체를 퍼지한다(단계 s2). 퍼지 가스로는 Ar 가스 또는 N2 가스와 같은 불활성 가스를 이용할 수 있다. 이 퍼지 가스는 반응실로부터 Hf 전구체 가운데 화학 흡착되지 않은 부분을 제거한다. 퍼지 가스는 반응실 내로 약 0.1 ~ 5초 동안 공급된다.
계속하여 반응실 내로 산화제를 공급한다(단계 s3). 산화제는 O3, 수증기(H2O) 또는 산소 플라즈마이다. 산화제는 약 200 ~ 400℃ 정도의 온도에서 약 0.1 ~ 5초 동안 제공된다. 산화제는 단계 s1에서 형성된 Hf 금속막과 화학적으로 반응을 하여, TiO2막(147) 상에 한 층의 HfO2막을 형성한다.
다음으로, 반응실 내의 산화제를 퍼지한다(단계 s4). 퍼지 가스는 반응실로부터 반응하지 않은 산화제를 제거한다. 이 단계의 퍼지 가스는 단계 s2의 퍼지 가스와 동일한 종류, 동일한 공급 시간 및 온도로 공급할 수 있다. 경우에 따라서는 단계 s2의 퍼지 가스와 상이한 종류, 상이한 공급 시간 및 온도로 공급할 수도 있다.
이렇게 s1 내지 s4의 단계로 이루어진 HfO2 증착 사이클을 수 차례 반복하여 원하는 두께로 HfO2막(148)을 형성한다. HfO2막(148)은 루타일 구조의 TiO2막(147)과 일정 정도 양립성을 가지는 구조로 형성된다. 후술하는 실험예에서 상세히 살펴보는 바와 같이 HfO2막(148)은 비정질 매트릭스 내에 TiO2막(147)과의 계면으로부터 신장하는 주상의 정방정계 또는 입방정계 입자가 매립된 혼합 구조로 형성될 수 있다.
이와 같이 하여 HfO2막(148)/루타일 구조의 TiO2막(147) 적층막 구조의 유전막(150)을 형성한 다음에는, 그 전기적 특성이 개선되도록, 후열처리(annealing)하는 단계를 더 수행할 수도 있다. 예를 들어, 유전막(150)이 형성된 결과물을 O2와 N2가 포함된 가스 분위기에서 열처리할 수 있다. 후열처리 온도를 300 ~ 500℃로 유지한다. 이 정도의 온도는 하부 구조물 및 하부전극(140)의 구조적 안정성을 저해하지 않는다. 후열처리 시간은 30분 이내로 할 수 있다.
계속하여 유전막(150) 상에 상부전극(160)을 형성한다.
한편, 앞에서는 전처리막(146)을 먼저 형성한 후 유전막(150)을 형성하는 예를 설명하였다. 그러나, 유전막(150)을 형성하는 동안, 다시 말해, 유전막(150) 형성을 먼저 시작한 후 유전막 형성을 완료하기 전에 전처리막(146)을 형성할 수도 있으며, 이 때 전처리막(146)을 형성하기 위해 유전막(150)을 형성하는 동안에 산화제로써 O3를 사용하면 된다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
(실험 방법)
트래블링-웨이브 타입 반응기(traveling-wave type reactor)를 이용해 250℃ 성장 온도에서 ALD 방법에 의해 HfO2/TiO2 적층막을 증착시켰다. Hf 전구체로는 BTEMAH를 사용하고, Ti 전구체로는 TTIP를 사용하였다. 산소 소스로는 400 g/m3의 농도를 가진 O3를 사용하였다. O3를 생성하기 위하여 O3 발생기에 O2/N2 혼합물을 800 sccm/5 sccm 유량으로 공급하였다. HfO2막의 구조적 물성에 미치는 TiO2의 결정 구조 영향을 검사하기 위하여, TiO2막을 Ru 기판과 TiN 기판에 각각 성장시켰다. Ru 기판에 성장시킨 TiO2는 루타일 구조를 가지고 TiN 기판에 성장시킨 TiO2는 아나타제 구조를 가졌다. Ru 기판과 TiN 기판에 성장시킨 TiO2막 위에 HfO2막을 증착하였다. HfO2막 증착은 BTEMAH 공급(4.5 s) -> Ar 퍼지(5 s) -> O3 공급(3 s) -> Ar 퍼지(3 s)의 단계로 이루어진 사이클을 반복하여 수행하였다. 막 두께는 X-선 형광 분석(X-ray fluorescence spectroscopy : XRF, Spectrace, QuanX)으로 측정하였고 고배율 투과 전자 현미경(high-resolution transmission electron microscopy : HRTEM, JEOL, 3000F)의 단면 이미지를 이용해 확인하였다. 막의 결정 구조는 HRTEM과 입사각 1ㅀ의 경사각 X-선 회절(glancing angle X-ray diffraction : GAXRD, PANalytical, X'pert Pro MPD)을 이용해 관찰하였다. 막의 표면 모폴로지는 원자 힘 현미경(atomic force microscopy : AFM, JEOL, JSPM5200)으로 확인하였다. 루타일 TiO2 상에 형성된 HfO2 결정성을 확인하기 위한 막의 습식 에칭 공정은 불산 수용액(HF : H2O = 1:100)을 이용하였다.
HfO2/TiO2 적층막의 전기적 물성은 다음과 같이 측정하였다. 먼저 100nm 두께의 Pt 막을 전자 빔 증착기를 이용해 상부전극으로 증착하여 MIM 구조의 커패시터를 제조하였다. Pt 전극의 면적은 약 6.0 × 104 μm2 이었고 각 커패시터의 정확한 면적은 광학 현미경을 통해 측정하였다. MIM 커패시터는 상부전극 형성 후 N2/O2(5 %) 분위기에서 400℃ 어닐을 진행하였다. 임피던스 측정기(Hewlett-Packard 4194A impedance analyzer)와 피코암메타(Hewlett-Packard 4140B picoammeter)를 이용해 커패시턴스-전압(C-V) 및 전류밀도-전압(J-V)을 측정하였다. C-V 측정은 10 kHz 주파수에서 수행하였다. 측정 위치에 따른 변동을 보상하기 위하여 각 샘플에서 5 ~ 10개의 커패시터들을 측정하였다.
아나타제 TiO2막과 루타일 TiO2막의 두께는 15nm로 하였다. 도 3은 Ru 기판에 성장시킨 HfO2/TiO2 적층막의 단면 TEM 이미지를 보여준다. 이러한 증착 조건에서는 단사정계 HfO2가 열역학적으로 안정한 상인데, 입방정계 및 정방정계 HfO2가 유전상수가 27 정도임에 반하여 단사정계의 유전상수는 20 이하의 작은 값을 보인다. 따라서, 아나타제 TiO2막과 루타일 TiO2막에 각각 성장시킨 HfO2막의 유전상수를 측정하면 HfO2막의 결정 구조를 알 수 있다.
도 4는 HfO2막 두께에 대하여 나타낸 각 커패시터의 tox 변화이다. 각 커패시터는 루타일 TiO2/Ru 상에 형성된 HfO2, 아나타제 TiO2/TiN 상에 형성된 HfO2를 유전막으로 가진다.
HfO2막의 유전상수는 직선 기울기의 역수로부터 계산될 수 있다(tox = (3.9/k) x tphy, tphy는 HfO2막의 물리적 두께). 아나타제 TiO2 상에 형성된 HfO2막의 계산된 유전상수는 16이었는데, 이것은 단사정계 HfO2에서 보고되는 12 ~ 14 정도의 유전상수와 일치되는 경향이다. 반면, 루타일 TiO2 상에 형성된 HfO2막의 계산된 유전상수는 29이었는데, 이것은 HfO2막이 순수한 단사정계 상으로만 구성되어 있지는 않음을 의미한다. 두 막의 증착 조건이 동일한 것을 고려하면, HfO2막의 유전상수가 서로 다른 것은 HfO2막과 루타일 TiO2, HfO2막과 아나타제 TiO2 사이의 구조적 양립성 차이 때문인 것이 명백하다.
직선과 y축과의 교차점은 TiO2막의 tox 기여분과 관계가 있다. TiO2/Ru 적층 구조의 tox 기여분이 작다는 것은 TiN 상에 형성된 것보다 Ru 상에 형성된 TiO2막이 더 높은 유전상수를 가졌다는 것을 의미한다. y축과의 교차점은 Ru 상에 형성된 15nm 두께의 TiO2의 유전상수가 80이고 TiN 상에 형성된 15nm 두께의 TiO2의 유전상수가 25라는 것을 제시한다. 아나타제 TiO2의 유전상수가 백금 전극 상에 형성된 동일한 막의 유전상수(~ 37)에 비하여 낮게 나왔는데, 이는 TiO2의 ALD 동안 TiN 전극이 산화되었음을 시사한다.
루타일 TiO2 상에 높은 유전상수로 형성된 HfO2막의 결정 구조를 확인하기 위해 GAXRD 측정을 실시하였으나, 29nm의 두꺼운 두께에서도 단사정계나 다른 결정 구조에 해당하는 피크는 관찰되지 않았다. 이것은 높은 유전상수의 HfO2막이 완전히 결정화된 것이 아니고 결정질 입자가 있더라도 그 크기가 매우 작다는 것을 의미한다. Si 기판에 직접 형성한 비정질 HfO2막은 18 nm 이상의 두께에서 전부 결정상으로 치환됨에 반하여, 이렇게 두꺼운 HfO2막에 비정질 부분이 남아있다. 비정질 HfO2막이 29라는 높은 유전상수를 가질 수는 없으므로 루타일 TiO2 상에 형성된 HfO2막의 일부는 높은 유전상수를 가지는 작은 입자 크기의 결정상 구조임을 알 수 있다.
도 4 그래프에서의 선형성은 HfO2막 두께가 14nm일 때까지 유지되었다. 이것은 HfO2막 구조가 막 표면에 수직한 방향을 따라 변화하지는 않는다는 것을 의미한다. 또한, 높은 유전상수의 결정은 루타일 TiO2막 상에만 형성될 수 있기 때문에 결정질 입자들은 루타일 TiO2 표면 상에 바로 성장된 것으로 판단된다. 따라서, 부분적으로 결정화된 HfO2막의 형태는 비정질 매트릭스 내에 표면에 대하여 HfO2/TiO2 계면으로부터 신장하는 주상의 작은 결정질 입자가 매립된 혼합 구조인 것으로 이해되었다. HRTEM을 이용해 이를 확인하였다.
도 5는 8 nm HfO2/13 nm 루타일 TiO2 적층막의 HRTEM 이미지이다. 도 5에서 "a"는 비정질 영역을, "c"는 결정질 영역을 나타낸다. 이렇게 낮은 온도에서의 산화물 ALD 공정에서는 일반적으로 막이 비정질로 자라게 되는데, 그것은 흡착된 원자가 표면에서 이동할 열적 에너지가 불충분하기 때문이다. 또한, 막 증착 초기부터 막을 결정화하는 데에는 결정화 막과 기판 사이의 계면 에너지가 너무 큰 이유도 있다. 막이 두꺼워짐에 따라, 결정상에 대한 비정질 상의 높은 벌크 자유 에너지가 결정화를 유발한다.
이것은 Si 상의 HfO2 ALD에서 관찰되었고 구조 변화가 일어나는 두께는 전구체 종류에 따라 달라진다. 사용된 BTEMAH 전구체의 Si 상 임계 두께는 18 nm 정도이었다. 그러나, 이 경우 HfO2막의 일부는 성장 초기부터 결정화되어, HfO2막과 루타일 TiO2 사이의 계면 에너지가 HfO2막을 결정화시키기 충분할 정도로 작다는 것을 보여준다. 기판과 격자 일치되지 않은 박막의 경우 계면 에너지의 필수 부분은 막과 기판간의 격자 불일치에 주로 기인한다. 본 실험에서 기판으로 사용된 루타일 TiO2막은 [100] 우선 배향을 가진다. 루타일 TiO2의 (200) 면이 RuO2 기판과의 작은 격자 불일치를 가져 최소의 계면 에너지를 가지기 때문이다.
루타일 TiO2와 정방정계 HfO2의 격자 불일치를 이해하기 위해, 두 물질의 몇 가지 주요 결정학적 면을 비교하였다. 그 결과, (101) 면 상의 정방정계 HfO2의 결합된 두 유닛 셀의 꼭지점이 루타일 TiO2 (200)의 결합된 다섯 유닛 셀의 꼭지점에 비교적 작은 격자 불일치로 일치될 수 있다는 것을 알아내었다. 이러한 수퍼-셀 구조(super-cell structure)가 도 6(a)에 개략적으로 도시되어 있다. (101) 면을 따라 결합된 정방정계 HfO2의 두 유닛 셀 사이와 (200) 면을 따라 결합된 루타일 TiO2의 다섯 유닛 셀 사이의 격자 불일치(δ)는 다음과 같이 정의된다.
δH[101] = (dT[010] - dH[010])/dH[010],
δH[101] = (5dT[001] - 2dH[101])/2dH[101]
여기서, dH[hkl]와 dT[hkl]는 [hkl] 방향을 따라 응력 받지 않은 정방정계 HfO2 (101) 사이의 간격, 루타일 TiO2 (200) 사이의 간격을 나타낸다.
계산된 δH[010]와 δH[110]는 각각 -9.03 % 및 2.98 %로 작았다. 이것은 루타일 TiO2 (200) 상의 정방정계 HfO2 (101) 면이 에너지적으로 안정하여 무질서하게 배향된 단사정계 HfO2 상을 형성하는 대신 루타일 TiO2막 상에 정방정계 HfO2막을 국부적으로 에피택셜하게 성장시킬 수 있음을 의미한다. 정방정계 HfO2와 아나타제 TiO2 사이에서는 이와 유사한 격자 일치를 합리적인 수퍼-셀 구조 안에서 찾기 어렵다.
그러나, 도 6(b)에 도시한 것처럼, 상대적으로 큰 격자 불일치는 큰 수퍼-셀 구조에 대해서도 정방정계 입자의 횡방향 신장을 제한할 수 있다. 도 6(b)에서, TiO2의 입자 크기가 결정화된 HfO2 입자 크기보다 훨씬 큰 것을 감안하여 기판은 [200]- 배향 TiO2인 것으로 가정하였다. 이 경우 HfO2와 TiO2 사이의 불일치는 9.03 %인 것으로 고려하였다. 정방정계 HfO2 씨드가 국부적 일치로 인해 TiO2의 어떤 영역 상에 형성되어 횡방향으로 성장하면(화살표로 표시함), 결정질 입자의 외부 영역은 늘어나는 격자 불일치로 인해 큰 계면 에너지를 갖게 된다. 전위와 결정 입계 형성이 격자 불일치로 인한 응력을 줄일 수는 있지만 비교적 큰 격자 불일치 때문에 이 실험에서 HfO2막 안의 응력을 충분히 이완시킬 수 없다. 따라서, 정방정계 HfO2는 부적합하고 소정 수준의 격자 불일치에서는 비정질이 된다. 작은 결정질 입자 사이의 비정질 영역은 응력을 효율적으로 이완시킬 수 있다.
이것은 도 6(c)에 보이는 바와 같이 실험적으로도 관찰되었다. 단일 TiO2 입자 상에서 HfO2의 비정질로의 결정 구조 변화는 화살표로 표시한 바와 같다. 루타일 TiO2막의 결정 입계 존재는 비정질 영역 형성의 소스일 수 있다.
도 5에 나타낸 바와 같이, 막 성장 초기 단계에 비정질 영역과 주상의 결정질 입자의 혼합 구조가 형성되면 막 두께가 두꺼워져도 전체 HfO2막을 결정화시키는 것이 어려워진다. 막이 성장되면서 혼합 구조에서 완전히 결정화된 구조로 변화하는 데에는 두 가지 가능성이 있다. 하나는 HfO2막 안의 비정질과 정방정계 결정상 모두 실험 조건 하에서 이것이 가장 안정한 구조인 단사정계 구조가 되는 것이다. 이 경우 정방정계 HfO2 부분의 결정 구조는 재배열되어야 하는데, 하나의 결정 구조에서 다른 것으로 상전이하는데 필요한 높은 활성화 에너지 때문에 매우 느린 과정이 된다. 다른 하나는 HfO2막 안의 비정질 상만 단사정계 구조로 변화하는 것이다. 이것은 미리 형성된 정방정계 상이 상전이 동안 유지될 수 있으므로 비교적 쉬운 과정이다. 그러나, HfO2 결정질 입자의 크기가 매우 작기 때문에 결정화 완료 후의 막은 정방정계와 단사정계 상 사이의 계면이 높은 비율을 차지한다. 이러한 상전이를 가능하게 하려면 HfO2막이 높은 계면 에너지를 보상할 정도로 두꺼워야 한다. 이러한 이유 때문에 루타일 TiO2막 상에 증착된 HfO2막은 비정질과 정방정계 상의 혼합 구조를 유지할 수 있는 것이다.
XRF를 이용해 Hf 면적 밀도 변화를 측정하고 AFM을 이용해 표면 거칠기를 관찰하여 HfO2막의 혼합 구조를 확인하였다. 도 7은 1 % HF 용액에서의 습식 식각 시간의 함수로 HfO2/루타일 TiO2 적층막의 Hf 면적 밀도 변화를 도시한 것이다. HfO2막의 원래 두께는 25nm이었고, TiO2막은 이 HF 용액으로 식각되지 않았다. 비정질 HfO2은 잘 식각되지만 결정질 HfO2막은 잘 식각되지 않기 때문에 이러한 습식 에칭 공정을 통해 막의 결정성을 쉽게 체크할 수 있다. 습식 식각 시간에 따라 Hf 밀도가 감소하는 것으로부터 HfO2막이 비정질 상을 포함하고 있다는 것을 알 수 있다. 증착된 상태의 HfO2막과 습식 식각된 HfO2막의 표면 모폴러지는 AFM으로 분석하였다.
도 8(a)와 (b)는 각각 증착된 상태의 HfO2막과 100초 동안 습식 식각된 HfO2막의 AFM 이미지이다. 습식 식각된 막의 RMS(root-mean-squared) 거칠기는 3.6 nm이어서 RMS 거칠기 1.4 nm를 갖는 증착된 상태의 막에 비하여 상당히 거칠다. 완전 비정질 HfO2막의 습식 식각 AFM 이미지는 증착된 상태의 AFM 이미지와 거의 차이가 없기 때문에, 이 AFM 이미지는 Si 기판에 증착된 완전 비정질 HfO2막의 습식 식각 AFM 이미지와는 매우 다르다는 것을 알 수 있다. 식각 후의 표면은 분산된 입자의 모양을 하고 있으며 AFM 이미지는 도 5의 정방정계 주상 입자의 HRTEM 이미지와 일치한다.
비정질 및 결정질 HfO2 상의 혼합 구조는 습식 식각 후 흥미로운 모폴러지를 보이는데, 이것은 비정질 HfO2가 HF 용액 안에서 정방정계 입자보다 쉽게 식각되기 때문이다. 도 8(c)는 도 8(b) 이미지에서의 라인 프로파일을 보여준다. 라인 프로파일을 보면 HfO2막이 선택적으로 식각되었고 증착된 상태의 HfO2막은 비정질 상과 주상 결정질 입자 혼합 구조를 가졌음이 명확해진다.
HfO2막의 결정 구조를 알기 위하여 역격자 분석(reciprocal lattice analysis)을 수행하였다. HRTEM 이미지로부터 역격자 점을 얻는 데에 FFT(Fast Fourier transformation)를 사용하였다.
도 9(a)와 도 10(a)는 24 nm HfO2/루타일 TiO2 적층막과 HfO2/아나타제 TiO2 적층체의 HRTEM 이미지들이다. 도 9(b)와 도 10(b)에서의 FFT 이미지는 도 9(a)와 도 10(a)에서의 박스 영역에 해당한다. 역격자 분석 결과, 루타일 TiO2 상에 형성된 HfO2막은 단사정계 구조가 아닌 정방정계 구조로 결정화되었음이 밝혀졌다. 도 9(b)에 각 점의 결정면이 (hkl) 로 표시되어 있다. 반면, 도 10(a)에 도시한 바와 같이, 아나타제 TiO2 상에 형성된 HfO2막은 완전히 결정화되어, 도 10(b)를 보면 HfO2막이 단사정계 구조를 갖는 것을 알 수 있다. Si 상에서 단사정계 HfO2가 되는 임계 두께는 18 nm이다. 따라서, 격자 불일치된 아나타제 TiO2 상에 형성된 24 nm 두께의 HfO2막은 단사정계 구조로 결정화된 것이다. TEM 결과는 도 4에서의 유전상수 차이가 TiO2 하지층의 결정 구조에 따른 HfO2막의 결정 구조 차이로부터 기인함을 보여준다.
루타일 TiO2 상의 정방정계 HfO2 부분의 상대적 비율은 70 %이었다(~10 TEM 이미지로부터 측정). 비정질 상의 유전상수를 16, 정방정계 HfO2 상의 유전상수를35라고 하면, 16 x 0.3 + 35 x 0.7 = 29가 되므로, 측정된 결과와 일치한다.
정방정계-비정질 HfO2/루타일 TiO2 적층막의 전기적 성능을 측정하였다. 도 11(a)는 TiO2막과 HfO2/루타일 TiO2 적층막의 J-V 곡선을 보여준다. tox 값은 유사하지만 주어진 1.0V 인가 전압 하에서 HfO2/루타일 TiO2 적층막의 누설전류 밀도는 TiO2막의 누설전류 밀도에 비하여 100 ~ 10000배 낮은 수준을 보였다. 이것은 TiO2막 상에 형성된 HfO2막이 전체 적층체 막의 누설 전류를 효과적으로 억제한다는 것을 의미한다. HfO2막의 혼합 구조는 높은 유전상수를 가질 뿐 아니라, 누설전류를 낮추는 데에도 탁월하다. 뿐만 아니라 정방정계 HfO2의 유전상수가 커서 tox 희생이 최소화되므로 HfO2/루타일 TiO2 적층막은 매우 작은 tox 값을 가진다.
도 11(b)는 0.8 V에서의 J와 tox에 대하여 도시한 것인데, HfO2/루타일 TiO2적층막은 0.4 ~ 0.8 nm의 tox 범위에서 매우 낮은 J 값을 보이는 반면, TiO2막의 J 값은 0.8nm 이하의 tox 범위에서 급격히 증가한다. 결과적으로, 0.5nm HfO2/6nm TiO2 적층막에 대하여 인가 전압 0.8V일 때 2x10-7 A/cm2 의 J 값과 0.41 nm tox를 얻을 수 있었다. 따라서, HfO2/루타일 TiO2 적층막은 차세대 DRAM의 커패시터 유전막으로 사용될 수 있다.
(실험예 요약)
250℃에서 ALD 방법을 이용해 HfO2/TiO2 이중막을 Ru 전극과 TiN 전극 상에 형성하였다. HfO2막의 결정 구조는 TiO2막의 결정 구조에 의해 영향을 받았다. 아나타제 구조의 TiO2막 상에 성장된 HfO2막은 16 정도의 유전상수를 가지는 단사정계 구조로 결정화되었다. 반면, 루타일 구조의 TiO2막 상에 성장된 HfO2막은 정방정계 (또는 입방정계)와 비정질 상의 혼합물을 포함하였다. 이렇게 혼합된 구조의 HfO2막은 29 정도의 더 높은 유전상수를 가졌다. 루타일 구조의 TiO2막 상에 정방정계 HfO2를 성장시킬 수 있었던 것은 정방정계 HfO2와 루타일 구조의 TiO2의 특정 면의 구조적 양립성 때문이다. 루타일 구조의 TiO2 상에 형성된 HfO2막은 누설전류를 효과적으로 억제하였다.
루타일 TiO2와 정방정계 HfO2의 특정 면이 구조적으로 양립하여 250℃의 낮은 온도에서도 정방정계 HfO2를 성장시킬 수 있는 것으로 판단된다. 루타일 TiO2 위에 성장시킨 HfO2막은 비정질과 정방정계 결정상의 혼합물로 성장되었다. 루타일 TiO2와 정방정계 HfO2의 큰 격자 불일치는 연속적인 정방정계 HfO2막이 성장되기에는 너무 큰 격자 불일치 응력을 유발한다. 따라서, 비정질 HfO2 안에 35 정도의 유전상수를 가지는 주상의 정방정계 HfO2 입자가 매립된 구조가 얻어졌다. 반면에 아나타제 TiO2 위에는 완전히 결정화된 단사정계 HfO2막이 얻어졌는데 이는 결정학적 양립성이 없기 때문이다. 정방정계-비정질 HfO2/루타일 TiO2 구조에 대하여 0.41nm라는 아주 얇은 두께의 tox를 얻을 수 있었고 누설전류도 작았다. 이것은 유전상수가 큰 TiO2 위에 누설전류 특성이 우수한 HfO2막을 올리면서 tox 희생이 최소화되었기 때문이다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 하부전극과 상부전극 사이에 유전막을 포함하는 반도체 소자의 커패시터에 있어서, 상기 유전막이
    루타일 구조의 TiO2막; 및
    상기 TiO2막 상에 형성된 HfO2막을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
  2. 제1항에 있어서, 상기 HfO2막은 비정질과 결정질의 혼합상인 것을 특징으로 하는 반도체 소자의 커패시터.
  3. 제1항에 있어서, 상기 HfO2막은 비정질 매트릭스 내에 상기 TiO2막과의 계면으로부터 신장하는 주상의(columnar) 결정질 입자가 매립된 혼합 구조인 것을 특징으로 하는 반도체 소자의 커패시터.
  4. 제2항 또는 제3항에 있어서, 상기 결정질은 정방정계(tetragonal) 또는 입방정계(cubic)인 것을 특징으로 하는 반도체 소자의 커패시터.
  5. 제1항에 있어서, 상기 하부전극은
    Ru 또는 Ir 하부전극; 및
    상기 Ru 또는 Ir 하부전극이 산화되어 형성된 것으로 루타일 구조를 갖는 RuO2 또는 IrO2 전처리막을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
  6. 하부전극과 상부전극 사이에 유전막을 포함하는 반도체 소자의 커패시터 제조 방법에 있어서,
    루타일 구조의 TiO2막을 형성하는 단계; 및
    상기 TiO2막 상에 HfO2막을 형성하는 단계를 포함하는 유전막 형성 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  7. 제6항에 있어서, 상기 TiO2막과 HfO2막은 200 ~ 400℃ 성장 온도에서 ALD 방법에 의해 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  8. 제6항에 있어서, 상기 TiO2막은
    Ru 또는 Ir 하부전극; 및
    상기 Ru 또는 Ir 하부전극이 산화되어 형성된 것으로 루타일 구조를 갖는 RuO2 또는 IrO2 전처리막을 포함하는 하부전극 상에 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  9. 제6항에 있어서, 상기 TiO2막을 형성하는 단계는,
    Ru 또는 Ir 하부전극을 형성하는 단계;
    상기 Ru 또는 Ir 하부전극을 O3로 열처리하는 단계; 및
    Ti 전구체를 공급하는 단계, Ti 전구체를 퍼지하는 단계, 산화제를 공급하는 단계 및 산화제를 퍼지하는 단계로 이루어지는 TiO2 증착 사이클을 수 차례 반복하는 ALD 방법에 의하여 TiO2막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  10. 제6항에 있어서, 상기 TiO2막을 형성하는 단계는,
    Ru 또는 Ir 하부전극을 형성하는 단계;
    Ti 전구체를 공급하는 단계, Ti 전구체를 퍼지하는 단계, O3를 공급하는 단계 및 O3를 퍼지하는 단계로 이루어지는 TiO2 증착 사이클을 수 차례 반복하는 ALD 방법에 의하여 TiO2막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  11. 제6항에 있어서, 상기 유전막을 형성한 다음 후열처리하는 단계를 더 포함하고, 상기 후열처리 온도는 300 ~ 500℃로 유지하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
KR1020100070926A 2010-07-22 2010-07-22 반도체 소자의 커패시터 및 그 제조 방법 KR101116166B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100070926A KR101116166B1 (ko) 2010-07-22 2010-07-22 반도체 소자의 커패시터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100070926A KR101116166B1 (ko) 2010-07-22 2010-07-22 반도체 소자의 커패시터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20120009893A true KR20120009893A (ko) 2012-02-02
KR101116166B1 KR101116166B1 (ko) 2012-03-06

Family

ID=45834611

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100070926A KR101116166B1 (ko) 2010-07-22 2010-07-22 반도체 소자의 커패시터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101116166B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108807345A (zh) * 2017-04-26 2018-11-13 三星电子株式会社 电容器及制造电容器和半导体器件的方法
CN109216328A (zh) * 2017-07-07 2019-01-15 三星电子株式会社 半导体器件
CN110931467A (zh) * 2018-09-19 2020-03-27 三星电子株式会社 半导体器件及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102645021B1 (ko) 2019-03-06 2024-03-06 삼성전자주식회사 반도체 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100804492B1 (ko) * 2005-10-12 2008-02-20 재단법인서울대학교산학협력재단 루테늄 전극과 이산화티탄 유전막을 이용하는 반도체소자의 커패시터 및 그 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108807345A (zh) * 2017-04-26 2018-11-13 三星电子株式会社 电容器及制造电容器和半导体器件的方法
CN108807345B (zh) * 2017-04-26 2022-03-22 三星电子株式会社 电容器及制造电容器和半导体器件的方法
CN109216328A (zh) * 2017-07-07 2019-01-15 三星电子株式会社 半导体器件
CN109216328B (zh) * 2017-07-07 2024-03-26 三星电子株式会社 半导体器件
CN110931467A (zh) * 2018-09-19 2020-03-27 三星电子株式会社 半导体器件及其制造方法
CN110931467B (zh) * 2018-09-19 2024-04-02 三星电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
KR101116166B1 (ko) 2012-03-06

Similar Documents

Publication Publication Date Title
KR101123433B1 (ko) 고 유전률을 갖는 구조물을 형성하는 방법 및 고 유전률을 갖는 구조물
US6897106B2 (en) Capacitor of semiconductor memory device that has composite Al2O3/HfO2 dielectric layer and method of manufacturing the same
KR100450681B1 (ko) 반도체 메모리 소자의 커패시터 및 그 제조 방법
WO2014188927A1 (ja) 半導体装置及びその製造方法
JP4709115B2 (ja) ルテニウム電極と二酸化チタン誘電膜とを利用する半導体素子のキャパシタ及びその製造方法
US20090065896A1 (en) CAPACITOR HAVING Ru ELECTRODE AND TiO2 DIELECTRIC LAYER FOR SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME
TWI322487B (en) Method for fabricating capacitor in semiconductor device
JP2001068469A (ja) 漏洩電流密度を軽減した半導体構造の作成方法
US8649154B2 (en) Method for producing a metal-insulator-metal capacitor for use in semiconductor devices
JP2012080095A (ja) 半導体装置及びその製造方法
KR101116166B1 (ko) 반도체 소자의 커패시터 및 그 제조 방법
US7105401B2 (en) Capacitor for semiconductor device, manufacturing method thereof, and electronic device employing the same
KR100968427B1 (ko) 불순물이 도핑된 유전막을 포함하는 캐패시터 및 그 제조방법
TWI538103B (zh) 半導體裝置及半導體裝置之製造方法
KR100682931B1 (ko) 비정질 유전막 및 그 제조 방법
KR102246261B1 (ko) 반도체 메모리 소자용 커패시터 및 이의 제조 방법
KR20110060749A (ko) 캐패시터 및 그의 제조 방법
KR100804492B1 (ko) 루테늄 전극과 이산화티탄 유전막을 이용하는 반도체소자의 커패시터 및 그 제조 방법
WO2004109804A1 (ja) 半導体装置の製造方法
KR101428017B1 (ko) SrRuO3 전극의 제조 방법, 캐패시터의 제조 방법, 및 반도체 소자
KR20080084434A (ko) Ｍⅰｍ 커패시터 및 이의 제조 방법
US20230180459A1 (en) Method of forming thin film, method of forming thin film structure, method of manufacturing capacitor, capacitor and memory device including the same
KR100844956B1 (ko) 지르코늄산화막과 니오븀산화막을 포함하는 유전막을구비한 반도체소자 및 그의 제조 방법
CN114678283A (zh) 电容器电解质膜及其制备方法
US20110070711A1 (en) Method for manufacturing nano-crystalline silicon material from chloride chemistries for the semiconductor integrated circuits

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190201

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200203

Year of fee payment: 9