JP2001068469A - 漏洩電流密度を軽減した半導体構造の作成方法 - Google Patents
漏洩電流密度を軽減した半導体構造の作成方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 32
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052760 oxygen Inorganic materials 0.000 claims description 21
- 239000001301 oxygen Substances 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 11
- 229910001882 dioxygen Inorganic materials 0.000 claims description 11
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 7
- 229910021486 amorphous silicon dioxide Inorganic materials 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 77
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 230000008569 process Effects 0.000 description 10
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 229910052712 strontium Inorganic materials 0.000 description 6
- 238000001451 molecular beam epitaxy Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 229910052788 barium Inorganic materials 0.000 description 4
- 239000011575 calcium Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- -1 SrBaTiO3 Inorganic materials 0.000 description 3
- 229910002370 SrTiO3 Inorganic materials 0.000 description 3
- 229910002113 barium titanate Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910052784 alkaline earth metal Inorganic materials 0.000 description 2
- 150000001342 alkaline earth metals Chemical class 0.000 description 2
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 2
- 229910052791 calcium Inorganic materials 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000001741 metal-organic molecular beam epitaxy Methods 0.000 description 2
- 238000002128 reflection high energy electron diffraction Methods 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 229910016064 BaSi2 Inorganic materials 0.000 description 1
- 229910002971 CaTiO3 Inorganic materials 0.000 description 1
- 229910004122 SrSi Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010252 TiO3 Inorganic materials 0.000 description 1
- 229910003087 TiOx Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910000287 alkaline earth metal oxide Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000000391 spectroscopic ellipsometry Methods 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
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- H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
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- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
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Abstract
(57)【要約】
【課題】 漏洩電流密度の低い半導体構造上に高誘電率
酸化物を作成する方法を提供する。 【解決手段】 半導体構造を作成する方法は:表面12
を有するシリコン基板10を設ける段階;シリコン基板
10の表面12上に隣接するシード層18を含むインタ
フェースを形成する段階;分子酸素を利用してバッファ
層20を形成する段階;および活性酸素を利用してバッ
ファ層20上に1つ以上の高誘電率酸化物層22を形成
する段階;を備える。
酸化物を作成する方法を提供する。 【解決手段】 半導体構造を作成する方法は:表面12
を有するシリコン基板10を設ける段階;シリコン基板
10の表面12上に隣接するシード層18を含むインタ
フェースを形成する段階;分子酸素を利用してバッファ
層20を形成する段階;および活性酸素を利用してバッ
ファ層20上に1つ以上の高誘電率酸化物層22を形成
する段階;を備える。
Description
【0001】
【産業上の利用分野】本発明は、一般にシリコン基板と
金属酸化物との間にバッファ層を備える半導体構造の作
成方法に関し、さらに詳しくは、バッファ層と、活性酸
素を用いて形成される高誘電率酸化物とを備えて漏洩電
流密度を削減する半導体構造を作成する方法に関する。
金属酸化物との間にバッファ層を備える半導体構造の作
成方法に関し、さらに詳しくは、バッファ層と、活性酸
素を用いて形成される高誘電率酸化物とを備えて漏洩電
流密度を削減する半導体構造を作成する方法に関する。
【0002】
【従来の技術および発明が解決しようとする課題】シリ
コン上に単結晶酸化物薄膜をエピタキシャル成長させる
ことは、数多くの装置用途たとえば高密度メモリや次世
代MOS装置などのための強誘電体または高誘電率酸化物
において、大いに注目されている。また、これらの薄膜
の作成に際しては、特に単結晶酸化物たとえばペロブス
カイトなどを引き続き成長させるためには、Si面上に規
則正しい遷移層またはバッファ層を配置することが枢要
である。
コン上に単結晶酸化物薄膜をエピタキシャル成長させる
ことは、数多くの装置用途たとえば高密度メモリや次世
代MOS装置などのための強誘電体または高誘電率酸化物
において、大いに注目されている。また、これらの薄膜
の作成に際しては、特に単結晶酸化物たとえばペロブス
カイトなどを引き続き成長させるためには、Si面上に規
則正しい遷移層またはバッファ層を配置することが枢要
である。
【0003】Si(100)上にBaO,BaTiO3などのこれらの
酸化物の成長には、分子線エピタキシを摂氏850度超
で用いてSi(100)上に1/4単層のBaをデポジションす
ることによるBaSi2(立方晶)テンプレートによると報
告されているものがある。たとえば以下の文献を参照さ
れたい。R. McKee他著Appl.Phys.Lett. 59(7),pp.782-7
84(1991年8月12日);R. McKee他著Appl.Phys.Let
t. 63(20),pp.2818-2820(1993年11月15日);R.
McKee他著Mat.Res.Soc.Symp.Proc., Vol.21, pp.131-13
5(1991年);1993年7月6日出願の米国特許第
5,225,031号「PROCESS FOR DEPOSITING AN OX
IDE EPITAXIALLY ONTO A SILICON SUBSTRATE AND STRUC
TURES PREPARED WITH THE PROCESS」;1996年1月
9日出願の米国特許第5,482,003号「PROCESS
FOR DEPOSITING EPITAXIAL ALKALINE EARTH OXIDE ONTO
A SUBSTRATE AND STRUCTURES PREPARED WITH THE PROC
ESS」。c(4x2)構造をもつケイ化ストロンチウム(SrSi
2)インタフェース・モデルが提案された。たとえば、
R. McKee他著Phys.Rev.Lett. 81(14), 3014(1998年
10月5日)を参照されたい。しかし、この提案された
構造の原子レベルのシミュレーションでは、高温におい
ては安定でない場合があることが示唆される。
酸化物の成長には、分子線エピタキシを摂氏850度超
で用いてSi(100)上に1/4単層のBaをデポジションす
ることによるBaSi2(立方晶)テンプレートによると報
告されているものがある。たとえば以下の文献を参照さ
れたい。R. McKee他著Appl.Phys.Lett. 59(7),pp.782-7
84(1991年8月12日);R. McKee他著Appl.Phys.Let
t. 63(20),pp.2818-2820(1993年11月15日);R.
McKee他著Mat.Res.Soc.Symp.Proc., Vol.21, pp.131-13
5(1991年);1993年7月6日出願の米国特許第
5,225,031号「PROCESS FOR DEPOSITING AN OX
IDE EPITAXIALLY ONTO A SILICON SUBSTRATE AND STRUC
TURES PREPARED WITH THE PROCESS」;1996年1月
9日出願の米国特許第5,482,003号「PROCESS
FOR DEPOSITING EPITAXIAL ALKALINE EARTH OXIDE ONTO
A SUBSTRATE AND STRUCTURES PREPARED WITH THE PROC
ESS」。c(4x2)構造をもつケイ化ストロンチウム(SrSi
2)インタフェース・モデルが提案された。たとえば、
R. McKee他著Phys.Rev.Lett. 81(14), 3014(1998年
10月5日)を参照されたい。しかし、この提案された
構造の原子レベルのシミュレーションでは、高温におい
ては安定でない場合があることが示唆される。
【0004】SrOバッファ層を用いてシリコン(100)上に
SrTiO3を成長させた。これについては、T.Tambo他著Jp
n. J.Appl.Phys., Vol.37(1998年), pp.4454-4459
を参照されたい。しかし、SrO層が厚い(100Å)の
で、トランジスタ薄膜に関する用途が制約され、成長の
間、結晶性が維持されない。
SrTiO3を成長させた。これについては、T.Tambo他著Jp
n. J.Appl.Phys., Vol.37(1998年), pp.4454-4459
を参照されたい。しかし、SrO層が厚い(100Å)の
で、トランジスタ薄膜に関する用途が制約され、成長の
間、結晶性が維持されない。
【0005】さらに、SrOまたはTiOxの厚い酸化物層
(60〜120Å)を用いてSrTiO3を成長させた。B.
K. Moon他著Jpn.J.Appl.Phys., Vol.33(1994年)p
p.1472-1477を参照されたい。このようにバッファ層が
厚いとトランジスタに関する用途が制約を受ける。
(60〜120Å)を用いてSrTiO3を成長させた。B.
K. Moon他著Jpn.J.Appl.Phys., Vol.33(1994年)p
p.1472-1477を参照されたい。このようにバッファ層が
厚いとトランジスタに関する用途が制約を受ける。
【0006】CMOS用途においては、この種の酸化物層は
分子酸素を用いて作成され、薄く(50Å未満)に形成
される。従って、その結果、漏洩を起こしやすい薄膜が
でき、酸素が不足したり欠乏すると高い電気漏洩が起こ
る。さらに、これらの薄膜は、酸化物層全体で漏洩電流
密度を下げるために酸素内で成長後アニール(post gro
wth anneal)を必要とする。
分子酸素を用いて作成され、薄く(50Å未満)に形成
される。従って、その結果、漏洩を起こしやすい薄膜が
でき、酸素が不足したり欠乏すると高い電気漏洩が起こ
る。さらに、これらの薄膜は、酸化物層全体で漏洩電流
密度を下げるために酸素内で成長後アニール(post gro
wth anneal)を必要とする。
【0007】従って、漏洩電流密度の低い半導体構造上
に高誘電率酸化物を作成する方法が望まれる。
に高誘電率酸化物を作成する方法が望まれる。
【0008】本発明の目的は、漏洩電流密度の低い半導
体構造上に高誘電率酸化物を作成する方法を提供するこ
とである。
体構造上に高誘電率酸化物を作成する方法を提供するこ
とである。
【0009】本発明の更なる目的は、ゲート誘電漏洩電
流密度がゼロに近い半導体構造上に高誘電率酸化物を作
成する方法を提供することである。
流密度がゼロに近い半導体構造上に高誘電率酸化物を作
成する方法を提供することである。
【0010】本発明の別の目的は、活性または原子酸素
を用いて半導体構造上に高誘電率酸化物を作成し、それ
により漏洩電流密度を下げる方法を提供することであ
る。
を用いて半導体構造上に高誘電率酸化物を作成し、それ
により漏洩電流密度を下げる方法を提供することであ
る。
【0011】
【発明を解決するための手段】表面を有するシリコン基
板を設ける段階と、シリコン基板の表面上に、分子酸素
を用いて形成される結晶性材料からなるバッファ層を形
成する段階と、そのバッファ層上に1層以上の高誘電率
酸化物を、活性酸素を用いて形成する段階とを備える半
導体構造の作成方法において、上記その他の問題は、少
なくとも部分的に解決され、上記その他の目的が実現さ
れる。
板を設ける段階と、シリコン基板の表面上に、分子酸素
を用いて形成される結晶性材料からなるバッファ層を形
成する段階と、そのバッファ層上に1層以上の高誘電率
酸化物を、活性酸素を用いて形成する段階とを備える半
導体構造の作成方法において、上記その他の問題は、少
なくとも部分的に解決され、上記その他の目的が実現さ
れる。
【0012】
【実施例】本開示は、シリコン基板とのインタフェース
を有する高誘電率(高k)金属酸化物を作成する方法を
教示する。このプロセスは、活性酸素を利用する高誘電
率酸化物層の作成に基づく。さらに、本プロセスは、分
子酸素を用いて高誘電率酸化物層を引き続き成長させる
ためのインタフェースとしてのバッファ層の作成を含
む。従って、SrTiO3,BaTiO3,SrBaTiO3,CaTiO3な
どのペロブスカイト(perovskite)酸化物を成長させるた
めの新規な方法が開示される。
を有する高誘電率(高k)金属酸化物を作成する方法を
教示する。このプロセスは、活性酸素を利用する高誘電
率酸化物層の作成に基づく。さらに、本プロセスは、分
子酸素を用いて高誘電率酸化物層を引き続き成長させる
ためのインタフェースとしてのバッファ層の作成を含
む。従って、SrTiO3,BaTiO3,SrBaTiO3,CaTiO3な
どのペロブスカイト(perovskite)酸化物を成長させるた
めの新規な方法が開示される。
【0013】シリコン(Si)基板と1層以上の高誘電率
(高k)金属酸化物との間に新規のインタフェースを形
成するために、種々の手法を用いることができる。表面
上に二酸化シリコン(SiO2)を有するSi基板をはじめ
として、いくつかの例を挙げる。二酸化シリコンは自然
酸化物として、あるいは熱的または化学的方法を利用し
て形成されるものとして開示される。SiO2は単結晶で
はなく非晶質であり、これは、基板上に単結晶材料をさ
らに成長させるためには望ましいことである。
(高k)金属酸化物との間に新規のインタフェースを形
成するために、種々の手法を用いることができる。表面
上に二酸化シリコン(SiO2)を有するSi基板をはじめ
として、いくつかの例を挙げる。二酸化シリコンは自然
酸化物として、あるいは熱的または化学的方法を利用し
て形成されるものとして開示される。SiO2は単結晶で
はなく非晶質であり、これは、基板上に単結晶材料をさ
らに成長させるためには望ましいことである。
【0014】図面を参照して、図面内では同様の要素は
同様の番号で指示されるが、図1は表面12とその上に
SiO2のオプション層14を有するSi基板10を示す。
この特定の実施例においては、SiO2層14はシリコン
基板10が空気(酸素)にさらされると自然にできる
(自然酸化物)。あるいは、SiO2層14を当技術で周
知の制御された方法、たとえば高温で表面12上に酸素
を付加する熱的方法あるいは標準的な化学エッチ・プロ
セスを用いる化学的方法で意図的に形成することもでき
る。代替の実施例においては、SiO2層14は自然酸化
物の熱脱着などを利用して除去される。この特定の実施
例においては、層14は、5ないし100Åの厚みで形
成され、さらに詳しくは、10ないし25Åの厚みで形
成される。
同様の番号で指示されるが、図1は表面12とその上に
SiO2のオプション層14を有するSi基板10を示す。
この特定の実施例においては、SiO2層14はシリコン
基板10が空気(酸素)にさらされると自然にできる
(自然酸化物)。あるいは、SiO2層14を当技術で周
知の制御された方法、たとえば高温で表面12上に酸素
を付加する熱的方法あるいは標準的な化学エッチ・プロ
セスを用いる化学的方法で意図的に形成することもでき
る。代替の実施例においては、SiO2層14は自然酸化
物の熱脱着などを利用して除去される。この特定の実施
例においては、層14は、5ないし100Åの厚みで形
成され、さらに詳しくは、10ないし25Åの厚みで形
成される。
【0015】次に、ケイ化酸塩の性質などの薄い(たと
えばいくつかの単層の)シード層18(図2に図示)
が、摂氏0ないし900度で1x10−4mBar以下の酸
素部分圧力下でSiO2層14の表面15に対する、SiO2
またはSrO,BaOなどの金属酸化物との金属反応のいずれ
かのプロセスを用いて形成される。これは、分子線エピ
タキシ・チャンバ内で、あるいは化学蒸着(CVD)チャ
ンバまたは物理的蒸着(PVD)チャンバ内で不活性環境
条件下で実行することができる。
えばいくつかの単層の)シード層18(図2に図示)
が、摂氏0ないし900度で1x10−4mBar以下の酸
素部分圧力下でSiO2層14の表面15に対する、SiO2
またはSrO,BaOなどの金属酸化物との金属反応のいずれ
かのプロセスを用いて形成される。これは、分子線エピ
タキシ・チャンバ内で、あるいは化学蒸着(CVD)チャ
ンバまたは物理的蒸着(PVD)チャンバ内で不活性環境
条件下で実行することができる。
【0016】シード層18を作成するには、基板10を
適切に加熱し、その上にSiO2層14を有する基板10
をストロンチウム(Sr),バリウム(Ba),カルシウム
(Ca),ジルコニウム(Zr),ハフニウム(Hf)などの
金属線にさらしてSiO2層と反応させるか、あるいは分
子酸素を利用してSrO,BaOなどの金属酸化化合物にさら
して、図1に示されるように非晶質酸化物16をSiO2
酸化物14上に形成する。
適切に加熱し、その上にSiO2層14を有する基板10
をストロンチウム(Sr),バリウム(Ba),カルシウム
(Ca),ジルコニウム(Zr),ハフニウム(Hf)などの
金属線にさらしてSiO2層と反応させるか、あるいは分
子酸素を利用してSrO,BaOなどの金属酸化化合物にさら
して、図1に示されるように非晶質酸化物16をSiO2
酸化物14上に形成する。
【0017】この段階で、シリコン基板10上に安定な
ケイ酸塩ができる。次の段階は、分子酸素のみを用いる
高k酸化物層の形成であり、この層は抵抗率が低いが、
バリア層として働き、シリコン基板への酸素の拡散を制
限して、シード層の厚みを数層の単層に制限する。作成
中は、金属酸化物層16バッファ層の厚みは5ないし1
00Åであり、好ましくは15ないし50Åである。こ
の酸化物層は結晶性である。
ケイ酸塩ができる。次の段階は、分子酸素のみを用いる
高k酸化物層の形成であり、この層は抵抗率が低いが、
バリア層として働き、シリコン基板への酸素の拡散を制
限して、シード層の厚みを数層の単層に制限する。作成
中は、金属酸化物層16バッファ層の厚みは5ないし1
00Åであり、好ましくは15ないし50Åである。こ
の酸化物層は結晶性である。
【0018】この特定の実施例においては、シード層と
最終的な酸化物層との間にバッファ層を挿入すること
が、薄いインタフェース・シード層18を維持するため
に不可欠である。作成中は、この成長を反射高エネルギ
電子回折(RHEED: reflectionhigh energy electron di
ffraction)法を用いてモニタする。この方法は当技術
においては詳細に説明されており、その場で、すなわち
成長チャンバ内での露出段階を実行しながら用いること
ができる。もちろん、特定の製造プロセスが提供され実
行される場合は、すべての基板上でRHEED法を実行する
必要はないことを理解頂きたい。あるいは、結晶構造を
反射差分光法(RDS: reflection difference spectrosc
opy),分光偏光解析法(SE: spectoscopic ellipsomet
ry)など表面をその場で監視する任意の表面検知法を利
用して監視することもできる。
最終的な酸化物層との間にバッファ層を挿入すること
が、薄いインタフェース・シード層18を維持するため
に不可欠である。作成中は、この成長を反射高エネルギ
電子回折(RHEED: reflectionhigh energy electron di
ffraction)法を用いてモニタする。この方法は当技術
においては詳細に説明されており、その場で、すなわち
成長チャンバ内での露出段階を実行しながら用いること
ができる。もちろん、特定の製造プロセスが提供され実
行される場合は、すべての基板上でRHEED法を実行する
必要はないことを理解頂きたい。あるいは、結晶構造を
反射差分光法(RDS: reflection difference spectrosc
opy),分光偏光解析法(SE: spectoscopic ellipsomet
ry)など表面をその場で監視する任意の表面検知法を利
用して監視することもできる。
【0019】これらのプロセスに関して与えられる温度
および圧力は、説明される特定の実施例に関して推奨さ
れるものであり、本発明は特定の温度または圧力範囲に
限定されないことを当業者には理解頂きたい。開示され
る如く、シード層18はシリコン基板10の(001)
表面上に、ストロンチウム,シリコンおよび酸素原子の
列が1xは<110>方向に、2xは直交<110>方
向にある2x1構造からなる。
および圧力は、説明される特定の実施例に関して推奨さ
れるものであり、本発明は特定の温度または圧力範囲に
限定されないことを当業者には理解頂きたい。開示され
る如く、シード層18はシリコン基板10の(001)
表面上に、ストロンチウム,シリコンおよび酸素原子の
列が1xは<110>方向に、2xは直交<110>方
向にある2x1構造からなる。
【0020】次に、バッファ層20が、シード層18の
表面19上に形成される。バッファ層20は、分子酸素
を利用してストロンチウム(Sr),バリウム(Ba),カ
ルシウム(Ca),ジルコニウム(Zr),ハフニウム(H
f)などの金属線に構造をさらし、図3に示されるよう
にシード層18上に酸化物を形成することにより形成さ
れる。バッファ層20は、高誘電率酸化物(以下に説
明)を引き続いて成長させるためにシード層18の表面
をなめらかにする働きをする。バッファ層は、シード層
18の構造を維持する役割も果たす。バッファ層20は
0ないし100Åの厚みに形成される。教示される如
く、バッファ層20は結晶性である。
表面19上に形成される。バッファ層20は、分子酸素
を利用してストロンチウム(Sr),バリウム(Ba),カ
ルシウム(Ca),ジルコニウム(Zr),ハフニウム(H
f)などの金属線に構造をさらし、図3に示されるよう
にシード層18上に酸化物を形成することにより形成さ
れる。バッファ層20は、高誘電率酸化物(以下に説
明)を引き続いて成長させるためにシード層18の表面
をなめらかにする働きをする。バッファ層は、シード層
18の構造を維持する役割も果たす。バッファ層20は
0ないし100Åの厚みに形成される。教示される如
く、バッファ層20は結晶性である。
【0021】次に、図4に示される高誘電率酸化物層2
2の形成を、バッファ層20の表面23に対して、摂氏
800度以下、さらに詳しくは、摂氏350ないし65
0度の温度で、1x10−4mBar以下の活性酸素部分圧
力下でアルカリ土類金属および遷移金属を同時にあるい
は交互に供給することにより行うことができる。
2の形成を、バッファ層20の表面23に対して、摂氏
800度以下、さらに詳しくは、摂氏350ないし65
0度の温度で、1x10−4mBar以下の活性酸素部分圧
力下でアルカリ土類金属および遷移金属を同時にあるい
は交互に供給することにより行うことができる。
【0022】単結晶高誘電率酸化物層22、さらに詳し
くは、プロブスカイトがバッファ層20の表面23上
に、アルカリ土類金属(Sr,Baなど)と、活性酸素さら
に詳しくは原子酸素と、チタンなどの遷移金属とを、摂
氏800度以下の温度で、1x10−4mBar以下の活性
酸素部分圧力下で同時にあるいは交互に供給することに
より形成される。この単結晶酸化物層22は、たとえ
ば、50ないし1000Åの厚みからなり、実質的には
下部構造のバッファ層20と格子一致する。
くは、プロブスカイトがバッファ層20の表面23上
に、アルカリ土類金属(Sr,Baなど)と、活性酸素さら
に詳しくは原子酸素と、チタンなどの遷移金属とを、摂
氏800度以下の温度で、1x10−4mBar以下の活性
酸素部分圧力下で同時にあるいは交互に供給することに
より形成される。この単結晶酸化物層22は、たとえ
ば、50ないし1000Åの厚みからなり、実質的には
下部構造のバッファ層20と格子一致する。
【0023】図4および図5を参照して、活性酸素を利
用してこの要領で形成された高誘電率層22は、分子酸
素で成長された酸化物層と比べて、2桁の電流漏洩の低
下、たとえば−1Vにおいて10−2A/cm2を示す。図
4には、本明細書に開示される発明の方法により作成さ
れた装置構造30を示す。さらに詳しくは、、基板1
0,シード層18,バッファ層20および高誘電率酸化
物層22を備える装置30を示す。さらに、正の金属コ
ンタクト32と負の金属コンタクト34とが含まれる。
漏洩電流密度が装置30の構造の両端で測定され、その
結果得られる値を図5のグラフに示す。図示されるよう
に、装置構造30全体の漏洩電流密度は、活性酸素を利
用して半導体構造を形成することにより低減される。図
5には、分子酸素で形成される層と本発明による活性酸
素で形成される層とが比較のために図示される。
用してこの要領で形成された高誘電率層22は、分子酸
素で成長された酸化物層と比べて、2桁の電流漏洩の低
下、たとえば−1Vにおいて10−2A/cm2を示す。図
4には、本明細書に開示される発明の方法により作成さ
れた装置構造30を示す。さらに詳しくは、、基板1
0,シード層18,バッファ層20および高誘電率酸化
物層22を備える装置30を示す。さらに、正の金属コ
ンタクト32と負の金属コンタクト34とが含まれる。
漏洩電流密度が装置30の構造の両端で測定され、その
結果得られる値を図5のグラフに示す。図示されるよう
に、装置構造30全体の漏洩電流密度は、活性酸素を利
用して半導体構造を形成することにより低減される。図
5には、分子酸素で形成される層と本発明による活性酸
素で形成される層とが比較のために図示される。
【0024】開示される如く、本方法を用いてABO3構
造の追加の酸化物層、たとえばSrTiO3,BaTiO3,CaTi
O3,(Ba,Sr)TiO3などを成長させることができる。ま
た、本方法は、分子線エピタキシ(MBE: molecular bea
m epitaxy),化学線エピタキシ(CBE: chemical beam e
pitaxy),金属有機分子線エピタキシ(MOMBE: metal-org
anic molecular beam epitaxy),超高真空化学蒸着(UHV
CVD: ultra-high vacuum chemical vapor depositio
n),物理蒸着(PVD: physical vapor deposition),金属
有機化学蒸着(MOCVD: metal-organic chemical vapor d
eposition)などを含む広範な成長デポジション法に用い
ることができる。
造の追加の酸化物層、たとえばSrTiO3,BaTiO3,CaTi
O3,(Ba,Sr)TiO3などを成長させることができる。ま
た、本方法は、分子線エピタキシ(MBE: molecular bea
m epitaxy),化学線エピタキシ(CBE: chemical beam e
pitaxy),金属有機分子線エピタキシ(MOMBE: metal-org
anic molecular beam epitaxy),超高真空化学蒸着(UHV
CVD: ultra-high vacuum chemical vapor depositio
n),物理蒸着(PVD: physical vapor deposition),金属
有機化学蒸着(MOCVD: metal-organic chemical vapor d
eposition)などを含む広範な成長デポジション法に用い
ることができる。
【0025】従って、本明細書に説明されるように、シ
リコン基板10と組み合わせて漏洩電流密度を下げるた
めの高誘電率酸化物層22を作成する方法がここに開示
される。バッファ層20のインタフェースは、分子酸素
を利用して形成される。高誘電率酸化物層22は活性酸
素を利用して作成され、それによって漏洩電流密度を低
減する。RFプラズマ源,電子サイクロトロン共鳴(EC
R:electron cyclotronresonance)などを用いて生成さ
れる活性酸素または原子酸素が、酸化物層22の成長段
階で利用される。本作成方法は、酸化物層22の両端で
漏洩電流密度を低減し、その結果として、CMOS用途に関
する処理段階と熱収支が大幅に削減される。開示される
本方法は、いくつかのデポジション・プロセスにおいて
種々の酸化物層の成長に適応することができることを理
解頂きたい。
リコン基板10と組み合わせて漏洩電流密度を下げるた
めの高誘電率酸化物層22を作成する方法がここに開示
される。バッファ層20のインタフェースは、分子酸素
を利用して形成される。高誘電率酸化物層22は活性酸
素を利用して作成され、それによって漏洩電流密度を低
減する。RFプラズマ源,電子サイクロトロン共鳴(EC
R:electron cyclotronresonance)などを用いて生成さ
れる活性酸素または原子酸素が、酸化物層22の成長段
階で利用される。本作成方法は、酸化物層22の両端で
漏洩電流密度を低減し、その結果として、CMOS用途に関
する処理段階と熱収支が大幅に削減される。開示される
本方法は、いくつかのデポジション・プロセスにおいて
種々の酸化物層の成長に適応することができることを理
解頂きたい。
【図1】本発明による自然酸化物層と酸化物層とがその
上に形成された清浄な半導体基板の断面図である。
上に形成された清浄な半導体基板の断面図である。
【図2】本発明により形成されるシード層をその上に有
する半導体構造の断面図である。
する半導体構造の断面図である。
【図3】本発明による、その上に形成されたバッファ層
をさらに示す図2の半導体基板の断面図である。
をさらに示す図2の半導体基板の断面図である。
【図4】本発明による、構造全体の漏洩電流密度を測定
する高誘電酸化物層と金属コンタクトとをさらに示す図
3の半導体基板の断面図である。
する高誘電酸化物層と金属コンタクトとをさらに示す図
3の半導体基板の断面図である。
【図5】本発明による、図4の構造全体の漏洩電流密度
の軽減をグラフに示す。
の軽減をグラフに示す。
10 シリコン基板 18 シード層 20 バッファ層 22 高誘電率酸化物層 23 高誘電率酸化物層表面 30 装置 32 正の金属コンタクト 34 負の金属コンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ツィイ・ユ アメリカ合衆国アリゾナ州ギルバート、ウ エスト・メリル・アベニュー449 (72)発明者 ジャマル・ラムダニ アメリカ合衆国アリゾナ州ギルバート、ウ エスト・デボン・ドライブ822
Claims (3)
- 【請求項1】 半導体構造を作成する方法であって:表
面(12)を有するシリコン基板(10)を設ける段
階;前記基板の前記表面に、分子酸素を利用してバッフ
ァ層(20)を形成する段階;および活性酸素を利用し
て前記バッファ層に1層以上の高誘電率酸化物層(2
2)を形成する段階;によって構成されることを特徴と
する方法。 - 【請求項2】 半導体構造を作成する方法であって:表
面を有するシリコン基板を設ける段階;前記シリコン基
板の前記表面に、非晶質二酸化シリコンを形成する段
階;前記非晶質二酸化シリコンに金属を設ける段階;半
導体構造を加熱して前記シリコン基板の前記表面に隣接
するシード層(18)からなるインタフェースを形成す
る段階;前記シード層の表面に分子酸素を利用してバッ
ファ層を形成する段階:および前記バッファ層の表面
に、活性酸素を利用して少なくとも1層の高誘電率酸化
物を形成する段階;によって構成されることを特徴とす
る方法。 - 【請求項3】 半導体構造を作成する方法であって:表
面(12)を有するシリコン基板(10)を設ける段
階;前記シリコン基板の前記表面に隣接してシード層
(18)を形成する段階;前記シード層の表面に分子酸
素を利用してバッファ層(20)を形成する段階であっ
て、前記バッファ層が金属酸化物と分子酸素とから形成
される段階;および前記バッファ層の表面に活性酸素を
利用して高誘電率酸化物(22)を形成する段階であっ
て、前記高誘電率酸化物が金属酸化物と活性酸素とから
形成される段階;によって構成されることを特徴とする
方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US354173 | 1999-07-15 | ||
US09/354,173 US6270568B1 (en) | 1999-07-15 | 1999-07-15 | Method for fabricating a semiconductor structure with reduced leakage current density |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001068469A true JP2001068469A (ja) | 2001-03-16 |
Family
ID=23392154
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000213905A Pending JP2001068469A (ja) | 1999-07-15 | 2000-07-14 | 漏洩電流密度を軽減した半導体構造の作成方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6270568B1 (ja) |
EP (1) | EP1069606A2 (ja) |
JP (1) | JP2001068469A (ja) |
KR (1) | KR20010029918A (ja) |
CN (1) | CN1145196C (ja) |
SG (1) | SG85711A1 (ja) |
TW (1) | TW471066B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004296814A (ja) * | 2003-03-27 | 2004-10-21 | Elpida Memory Inc | 金属酸化膜の形成方法 |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
EP1301941A2 (en) * | 2000-07-20 | 2003-04-16 | North Carolina State University | High dielectric constant metal silicates formed by controlled metal-surface reactions |
US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
US20020181827A1 (en) * | 2001-06-01 | 2002-12-05 | Motorola, Inc. | Optically-communicating integrated circuits |
US6709989B2 (en) | 2001-06-21 | 2004-03-23 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
US6667196B2 (en) | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
US6639249B2 (en) | 2001-08-06 | 2003-10-28 | Motorola, Inc. | Structure and method for fabrication for a solid-state lighting device |
US6589856B2 (en) | 2001-08-06 | 2003-07-08 | Motorola, Inc. | Method and apparatus for controlling anti-phase domains in semiconductor structures and devices |
US6673667B2 (en) | 2001-08-15 | 2004-01-06 | Motorola, Inc. | Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials |
US6806095B2 (en) * | 2002-03-06 | 2004-10-19 | Padmapani C. Nallan | Method of plasma etching of high-K dielectric materials with high selectivity to underlying layers |
US20060252265A1 (en) * | 2002-03-06 | 2006-11-09 | Guangxiang Jin | Etching high-kappa dielectric materials with good high-kappa foot control and silicon recess control |
US7094704B2 (en) * | 2002-05-09 | 2006-08-22 | Applied Materials, Inc. | Method of plasma etching of high-K dielectric materials |
US6902681B2 (en) * | 2002-06-26 | 2005-06-07 | Applied Materials Inc | Method for plasma etching of high-K dielectric materials |
US6855643B2 (en) * | 2002-07-12 | 2005-02-15 | Padmapani C. Nallan | Method for fabricating a gate structure |
US20040007561A1 (en) * | 2002-07-12 | 2004-01-15 | Applied Materials, Inc. | Method for plasma etching of high-K dielectric materials |
US7031138B2 (en) * | 2002-12-09 | 2006-04-18 | Infineon Technologies Ag | Ferroelectric capacitor and process for its manufacture |
EP1611215A2 (en) * | 2003-03-27 | 2006-01-04 | Construction Research & Technology GmbH | Liquid coloring suspension |
US20060102197A1 (en) * | 2004-11-16 | 2006-05-18 | Kang-Lie Chiang | Post-etch treatment to remove residues |
US20070202700A1 (en) * | 2006-02-27 | 2007-08-30 | Applied Materials, Inc. | Etch methods to form anisotropic features for high aspect ratio applications |
US7368394B2 (en) * | 2006-02-27 | 2008-05-06 | Applied Materials, Inc. | Etch methods to form anisotropic features for high aspect ratio applications |
US7655571B2 (en) * | 2006-10-26 | 2010-02-02 | Applied Materials, Inc. | Integrated method and apparatus for efficient removal of halogen residues from etched substrates |
US7846845B2 (en) * | 2006-10-26 | 2010-12-07 | Applied Materials, Inc. | Integrated method for removal of halogen residues from etched substrates in a processing system |
US7946759B2 (en) * | 2007-02-16 | 2011-05-24 | Applied Materials, Inc. | Substrate temperature measurement by infrared transmission |
US20080203056A1 (en) * | 2007-02-26 | 2008-08-28 | Judy Wang | Methods for etching high aspect ratio features |
JP2009021584A (ja) * | 2007-06-27 | 2009-01-29 | Applied Materials Inc | 高k材料ゲート構造の高温エッチング方法 |
US20100330805A1 (en) * | 2007-11-02 | 2010-12-30 | Kenny Linh Doan | Methods for forming high aspect ratio features on a substrate |
CN101752237B (zh) | 2008-12-16 | 2012-08-08 | 国际商业机器公司 | 在半导体器件中形成高k栅极叠层的方法 |
US11171008B2 (en) | 2011-03-01 | 2021-11-09 | Applied Materials, Inc. | Abatement and strip process chamber in a dual load lock configuration |
US8845816B2 (en) | 2011-03-01 | 2014-09-30 | Applied Materials, Inc. | Method extending the service interval of a gas distribution plate |
US10453694B2 (en) | 2011-03-01 | 2019-10-22 | Applied Materials, Inc. | Abatement and strip process chamber in a dual loadlock configuration |
US10090181B2 (en) | 2011-03-01 | 2018-10-02 | Applied Materials, Inc. | Method and apparatus for substrate transfer and radical confinement |
US8992689B2 (en) | 2011-03-01 | 2015-03-31 | Applied Materials, Inc. | Method for removing halogen-containing residues from substrate |
US9533332B2 (en) | 2011-10-06 | 2017-01-03 | Applied Materials, Inc. | Methods for in-situ chamber clean utilized in an etching processing chamber |
JP6545460B2 (ja) | 2012-02-29 | 2019-07-17 | アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated | ロードロック構成内の除害・剥離処理チャンバ |
US8932947B1 (en) | 2013-07-23 | 2015-01-13 | Applied Materials, Inc. | Methods for forming a round bottom silicon trench recess for semiconductor applications |
US9214377B2 (en) | 2013-10-31 | 2015-12-15 | Applied Materials, Inc. | Methods for silicon recess structures in a substrate by utilizing a doping layer |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4888202A (en) * | 1986-07-31 | 1989-12-19 | Nippon Telegraph And Telephone Corporation | Method of manufacturing thin compound oxide film and apparatus for manufacturing thin oxide film |
US5482003A (en) * | 1991-04-10 | 1996-01-09 | Martin Marietta Energy Systems, Inc. | Process for depositing epitaxial alkaline earth oxide onto a substrate and structures prepared with the process |
US5225031A (en) * | 1991-04-10 | 1993-07-06 | Martin Marietta Energy Systems, Inc. | Process for depositing an oxide epitaxially onto a silicon substrate and structures prepared with the process |
JP3162718B2 (ja) * | 1991-12-13 | 2001-05-08 | サイメトリックス,コーポレイション | 集積回路メモリー |
US5326721A (en) * | 1992-05-01 | 1994-07-05 | Texas Instruments Incorporated | Method of fabricating high-dielectric constant oxides on semiconductors using a GE buffer layer |
DE69325614T2 (de) * | 1992-05-01 | 2000-01-13 | Texas Instruments Inc | Pb/Bi enthaltende Oxide von hohen Dielektrizitätskonstanten unter Verwendung von Perovskiten als Pufferschicht, die keine Pb/Bi enthalten |
US5450812A (en) * | 1993-07-30 | 1995-09-19 | Martin Marietta Energy Systems, Inc. | Process for growing a film epitaxially upon an oxide surface and structures formed with the process |
US5589284A (en) * | 1994-08-01 | 1996-12-31 | Texas Instruments Incorporated | Electrodes comprising conductive perovskite-seed layers for perovskite dielectrics |
US6088216A (en) * | 1995-04-28 | 2000-07-11 | International Business Machines Corporation | Lead silicate based capacitor structures |
AU8473998A (en) * | 1998-07-01 | 2000-01-24 | Lockheed Martin Energy Research Corporation | Geometric shape control of thin film ferroelectrics |
-
1999
- 1999-07-15 US US09/354,173 patent/US6270568B1/en not_active Expired - Lifetime
-
2000
- 2000-07-03 SG SG200003693A patent/SG85711A1/en unknown
- 2000-07-11 KR KR1020000039467A patent/KR20010029918A/ko not_active Application Discontinuation
- 2000-07-12 EP EP00115127A patent/EP1069606A2/en not_active Withdrawn
- 2000-07-14 JP JP2000213905A patent/JP2001068469A/ja active Pending
- 2000-07-14 CN CNB001202553A patent/CN1145196C/zh not_active Expired - Fee Related
- 2000-07-14 TW TW089114109A patent/TW471066B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004296814A (ja) * | 2003-03-27 | 2004-10-21 | Elpida Memory Inc | 金属酸化膜の形成方法 |
Also Published As
Publication number | Publication date |
---|---|
TW471066B (en) | 2002-01-01 |
EP1069606A2 (en) | 2001-01-17 |
CN1281246A (zh) | 2001-01-24 |
US6270568B1 (en) | 2001-08-07 |
SG85711A1 (en) | 2002-01-15 |
CN1145196C (zh) | 2004-04-07 |
KR20010029918A (ko) | 2001-04-16 |
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