KR20110060749A - 캐패시터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 고유전막을 적용하면서 동시에 누설전류를 개선할 수 있는 캐패시터 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명은 스토리지 노드 콘택 플러그에 배리어층을 포함하는 기판; 상기 배리어층을 포함하는 기판 상부에 하부전극; 상기 하부전극 상에 형성된 유전막을 포함하고, 상기 배리어층 및 하부전극은 4.3Å∼4.7Å의 격자상수를 갖는 물질인 것을 특징으로 하여, 배리어층 및 하부전극을 4.3Å∼4.7Å의 격자상수를 갖는 물질로 형성하여, 유전막을 우선배양되도록 함으로써 고유전율을 갖는 유전막의 형성이 가능한 효과, 유전막 형성시 밴드갭이 높은 물질을 도핑하여 누설전류 특성을 개선하는 효과, 상부전극 역시 4.3Å∼4.7Å의 격자상수를 갖는 물질로 형성함으로써 유전막과 상부전극 간의 격자 불일치를 해소함으로써, 계면 특성 저하를 억제하는 효과, 캐패시터 소자의 누설전류를 개선하고 정전용량 확보 및 신뢰성 향상을 개선시키는 효과가 있다.
캐패시터, 격자상수, 누설전류

Description

캐패시터 및 그의 제조 방법{INSULATOR OF RUTITLE PHASE WITH CAPACITOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터 및 그의 제조 방법에 관한 것이다.
반도체 디램(DRAM) 제작 공정 상에서 웨이퍼당 생산 개수를 늘리기 위해 구조적인 축소화(Scale down)를 가속화 함에 따라, 디램에 적용되는 캐패시터의 구조적인 감소로 인해 소자가 동작 가능한 정전 용량 또한 감소하게 되었다.
이를 극복하기 위해 고유전율을 갖는 유전막을 사용하여 정전 용량을 증가시키고 있으나, 고유전율을 갖는 유전막은 낮은 밴드갭(band gap)으로 인해 누설전류 특성이 좋지 못한 문제점들이 있으며, 이를 극복하기 위해 높은 일함수(Work function)를 갖는 전극이 필요시 되고 있다.
한편, 전극과 유전막의 격자상수가 서로 다른경우 고유전율을 갖는 유전막의 형성자체가 어려우며, 이를 해결하기 위한 열처리 등으로 인해 구조 안정성 열화 및 누설전류 열화 등의 문제가 발생한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 고유전막을 적용하면서 동시에 누설전류를 개선할 수 있는 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터는 스토리지 노드 콘택 플러그에 배리어층을 포함하는 기판; 상기 배리어층을 포함하는 기판 상부에 하부전극; 상기 하부전극 상에 형성된 유전막을 포함하고, 상기 배리어층 및 하부전극은 4.3Å∼4.7Å의 격자상수를 갖는 물질인 것을 특징으로 한다.
특히, 상기 스토리지 노드 콘택 플러그는, 플러그용 폴리실리콘 및 상기 배리어층의 적층구조이고, 상기 배리어층은, 금속실리사이드로 형성하되, 코발트 실리사이드(CoSi), 텅스텐실리사이드(WSi2) 및 이리듐실리사이드(IrSi3)로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 한다.
또한, 상기 하부전극은, 전이금속질화물이되, 상기 전이금속질화물은 TaN, TaCN, TiAlN, TiSiN 및 TiCN로 이루어진 그룹 중에서 선택된 어느 하나이고, 바람직하게는 TaN인 것을 특징으로 한다.
또한, 상기 유전막은 티타늄산화막(TiO2), 탄탈륨산화막(Ta2O5), 티타늄-탄탈 륨산화막(Ti-Ta2O5), 탄탈륨-티타늄산화막(Ta-TiO2), 티타늄알루미늄산화막(TiAlOx, x는 자연수), 티타늄실리콘산화막(TiSiOx, x는 자연수), 티타늄지르코늄산화막(TiZrOx, x는 자연수) 및 티타늄하프늄산화막(TiHfOx, x는 자연수)로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속산화물이며, 바람직하게는 루틸상의 티타늄산화막인 것을 특징으로 한다.
또한, 상기 상부전극은 전이금속질화물, 또는 귀금속 또는 귀금속산화물인 것을 특징으로 한다.
본 발명의 실시예에 따른 본 발명의 캐패시터 제조 방법은 스토리지 노드 콘택 플러그에 배리어층을 포함하는 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계를 포함하고, 상기 배리어층 및 하부전극은 4.3Å∼4.7Å의 격자상수를 갖는 물질인 것을 특징으로 한다.
특히, 상기 하부전극은 ALD, MOCVD 및 Cyclic CVD로 이루어진 그룹 중에서 선택된 어느 하나의 증착방법으로 형성하고, 상기 유전막은 원자층증착법(Atomic Layer Deposition)으로 형성하되, 상기 금속산화막에 밴드갭이 큰 물질을 도핑하며, 상기 밴드갭이 큰 물질은 Al, Si, Zr, Hf, La 및 Gd으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하고, 상기 유전막을 형성하는 단계 후, 열처리를 진행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 상부전극은 MOALD법을 이용하여 형성하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 캐패시터 및 그의 제조 방법은 배리어층 및 하부전극을 4.3Å∼4.7Å의 격자상수를 갖는 물질로 형성하여, 유전막을 우선배양되도록 함으로써 고유전율을 갖는 유전막의 형성이 가능한 효과가 있다.
또한, 유전막 형성시 밴드갭이 높은 물질을 도핑하여 누설전류 특성을 개선하는 효과가 있다.
또한, 상부전극 역시 4.3Å∼4.7Å의 격자상수를 갖는 물질로 형성함으로써 유전막과 상부전극 간의 격자 불일치를 해소함으로써, 계면 특성 저하를 억제하는 효과가 있다.
따라서, 캐패시터 소자의 누설전류를 개선하고 정전용량 확보 및 신뢰성 향상을 개선시키는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
캐패시터의 유전막으로 흔히 사용되는 Al2O3, HfO2 및 ZrO2등의 유전막은 유율이 각각 8, 20, 40 정도의 값을 갖고 있으며, 이러한 유전율은 40nm 이하의 소자에서는 적용이 어렵다. 따라서, 80 이상의 유전율을 갖는 TiO2의 유전막을 적용이 필요하다. 그러나, 현재 상하부 전극으로 적용하고 있는 TiN 전극의 경우 TiO2와 Ti직접 접촉할 경우, 유효배리어높이(effective barrier height)가 급격히 감소하여 누설 전류가 커지므로 100Å 영역의 두께에서 제어하기가 매우 어렵다. 뿐만 아니라, 4.24Å의 격자상수를 갖는 TiN 상에 TiO2를 형성 시킬 경우 아나타스상(anatase phase)의 결정 성장이 유도되며, 40이상의 유전율을 갖는 루틸상(rutile phase)의 TiO2를 형성하기가 어렵다. 이를 해결하기 위해, 루테늄(Ru)과 같은 귀금속 물질을 전극으로 적용하는 경우, TiO2와 Ru간의 격자상수 미스매치(mismatch)가 커서 직접적인 루틸 TiO2 형성이 되지 않기 때문에 700℃이상의 고온 열처리가 요구되며, 이 열처리를 수행하는 동안 루테늄의 그레인 성장(grain growth)에 따른 구조 안정성 열화 및 전극 등의 계면 확산(diffusion)에 따른 누설전류 열화와 같은 문제가 발생한다.
따라서, 본 발명은 유전막과 전극의 격자상수가 달라 고유전율을 갖는 유전막의 성장이 어려운점을 해결하기 위하여, 스토리지 노드 콘택 플러그에는 실리사이드를 형성하고, 하부전극으로 금속 질화물 또는 금속 카본질화물을 적용하여 높은 일함수를 가지면서도 고유전율을 갖는 유전막의 형성이 가능하도록 하는 것으로, 자세히는 후속 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 캐패시터를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 기판(도시생략) 상에 절연막(10)이 형성된다. 절 연막(10)을 형성하기 전에 게이트 및 비트라인 등의 소정공정이 완료된다. 절연막(10)은 산화막으로 형성하는 것이 바람직하며, 단층 또는 다층으로 형성할 수 있다.
그리고, 절연막(10)을 관통하여 기판(도시생략)에 연결되는 스토리지 노드 콘택 플러그(12, 13A)이 형성된다. 스토리지 노드 콘택 플러그(12, 13A)는 플러그용 폴리실리콘(12)과 후속 하부전극과의 연결을 위한 금속실리사이드(13A)으로 구분된다. 금속실리사이드(13A)은 코발트실리사이드(CoSi, 격자상수＝4.43Å), 텅스텐실리사이드(WSi2, 격자상수＝4.62Å) 및 이리듐실리사이드(IrSi3, 격자상수＝4.35Å)로 이루어진 그룹 중에서 선택된 어느 하나일 수 있으며, 이러한 실리사이드는 금속물질과 플러그용 폴리실리콘(12) 간의 반응을 통하여 형성된다. 특히, 실리사이드로 형성된 금속실리사이드(13A)은 4.3Å∼4.7Å의 격자상수를 갖고 있다.
그리고, 스토리지 노드 콘택 플러그(12, 13A)를 포함하는 절연막(10) 상에 하부전극(14), 유전막(15) 및 상부전극(16)이 적층된다. 본 발명에서는 하부전극을 평판형으로 도시하고 있으나, 평판형 외에 콘케이브형(Concave type), 실린더형(Cylinder type), 필린더형(Pillinder type) 및 필라형(Pillar type) 등의 모든 캐패시터 구조로 형성 가능하다.
하부전극(14)은 금속실리사이드(13A)와 유사한 격자상수를 갖는 물질로 형성하는 것이 바람직하며, 예컨대 결정격자상수가 4.3Å∼4.7Å인 물질로 형성하는 것이 바람직하다.
이를 위해, 하부전극(14)은 전이금속질화물로 형성하되, 탄탈륨질화막(TaN), 탄탈륨탄화질화막(TaCN), 티타늄알루미늄질화막(TiAlN), 티타늄실리콘질화막(TiSiN) 및 티타늄탄화질화막(TiCN)으로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속질화물을 포함한다.
그리고, 유전막(15) 역시 하부전극(14)에 적용된 전이금속질화물과 동일한 전이금속의 산화물 형태로 형성하는 것이 바람직하다. 유전막(15)은 티타늄산화막(TiO2), 탄탈륨산화막(Ta2O5), 티타늄-탄탈륨산화막(Ti-Ta2O5), 탄탈륨-티타늄산화막(Ta-TiO2), 티타늄알루미늄산화막(TiAlOx, x는 자연수), 티타늄실리콘산화막(TiSiOx, x는 자연수), 티타늄지르코늄산화막(TiZrOx, x는 자연수) 및 티타늄하프늄산화막(TiHfOx, x는 자연수)로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속산화물을 포함한다.
위와 같이, 금속실리사이드(13A) 및 하부전극(14)의 격자상수를 4.3Å∼4.7Å의 범위가 되도록 형성함으로써, 우선 배양된 격자 구조를 갖는 유전막의 격자 상수 역시 조절이 가능하며, 하부전극과 결정 격자 부정합이 최소화되고, 고유전막의 형성이 가능하며, 이에 따라 별도의 열처리 공정을 수행하지 않은 상태에서도 충분한 정전용량의 확보가 가능하다.
그리고, 상부전극(16)은 하부전극(14)과 동일한 전이금속질화물 또는 전이금속 카본 질화물로 형성하는 것이 바람직하다. 또는 귀금속물질 및 귀금속 물질을 포함하는 산화물 형태의 금속산화막로 형성할 수 있다. 전이금속질화물은 TiN, TaN, TiSiN, TiAlN, TaSiN 및 TaAlN으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하며, 전이금속 질화물은 TaCN 또는 TiCN 등을 포함한다. 귀금속물질은 루테늄(Ru), 인듐(In), Ru-Ir합금, Ru-In합금, In-Ir합금, Sn-In합금 및 Ru-Ir-In합금으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하며, 이를 이용한 산화물 형태의 금속산화막을 포함한다.
위와 같이, 상부전극(16)을 하부전극(14)과 동일한 전이금속 질화물로 형성하여 금속의 일함수를 높임으로써 효과적인 누설 전류 제어가 가능하며, 금속실리사이드(13A), 하부전극(14), 유전막(15) 및 상부전극(16)의 순으로 유사한 격자상수를 갖는 물질을 형성함으로써, 막 간의 격자 불일치에 따른 계면 특성 저하의 억제가 가능하고, 따라서 우수한 캐패시터 특성을 확보하는 것이 가능하다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위해 도 1과 동일한 도면부호를 사용하기로 한다.
도 2a에 도시된 바와 같이, 기판(도시생략) 상에 절연막(10)을 형성한다. 절연막(10)을 형성하기 전에 게이트 및 비트라인 등의 소정공정이 완료된다. 절연막(10)은 산화막으로 형성하는 것이 바람직하며, 단층 또는 다층으로 형성할 수 있다.
이어서, 절연막(10)을 선택적으로 식각하여 기판(도시생략)을 노출시키는 스토리지 노드 콘택홀(11)을 형성한다.
이어서, 스토리지 노드 콘택홀(11)에 도전물질(12, 13)을 매립한다. 도전물질(12, 13)은 플러그용 폴리실리콘(12)과 배리어용 금속(13)의 적층구조로 형성된다. 배리어용 금속(13)은 코발트(Co), 텅스텐(W) 및 이리듐(Ir)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
도 2b에 도시된 바와 같이, 열처리를 진행하여 배리어용 금속(13)을 금속실리사이드(13A)로 바꾼다. 금속실리사이드(13A)는 배리어용 금속(13)이 열처리에 의해 하부 플러그용 폴리실리콘(12)과 반응하여 형성된다.
변환된 금속실리사이드(13A)는, 예컨대 CoSi는 입방의 결정구조와 4.43Å의 격자상수를 갖고, WSi2 는 육방정계의 결정구조와 4.62Å의 격자상수를 가지며, IrSi3은 육방정계의 결정구조와 4.35Å의 격자상수를 갖는다.
즉, 격자상수가 4.3Å∼4.7Å인 금속실리사이드(13A)를 적용하는 것이 바람직하다. 금속실리사이드(13A)의 격자상수 4.3Å∼4.7Å은 후속 하부 전극물질의 격자상수와 유사하며, 이를 통해 계면 격자부정합(Lattice Mismatch)으로 인한 계면 특성 저하를 방지하여, 후속 하부전극 역시 자기배양 입방구조(Self oriented cubic structure)를 갖도록 한다.
열처리로 인해, 스토리지 노드 콘택 플러그는 플러그용 폴리실리콘(12)과 금속실리사이드(13A)의 적층구조로 형성된다.
도 2c에 도시된 바와 같이, 스토리지 노드 콘택 플러그를 포함하는 절연막(10) 상에 하부전극(14)을 형성한다. 본 발명에서는 하부전극(14)을 평판형으로 도시하고 있으나, 평판형 외에 콘케이브형(Concave type), 실린더형(Cylinder type), 필린더형(Pillinder type) 및 필라형(Pillar type) 등의 모든 캐패시터 구조로 형성 가능하다.
하부전극(14)은 금속실리사이드(13A)와 유사한 격자상수를 가지고 형성되며, 이는 후속 유전막과의 격자상수와 유사한 값을 갖는다. 이를 위해, 하부전극은 결정격자상수가 4.3Å∼4.7Å인 전이금속 질화물로 형성하는 것이 바람직하다. 이러한 전이금속 질화물은 예컨대, 탄탈륨질화막(TaN), 탄탈륨탄화질화막(TaCN), 티타늄알루미늄질화막(TiAlN), 티타늄실리콘질화막(TiSiN) 및 티타늄탄화질화막(TiCN)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 특히, 하부전극(14) 형성시 결정격자상수가 4.3Å∼4.7Å사이의 범위를 갖도록하기 위해 전이금속 질화물 형성시 N, C 또는 그 외의 도펀트를 도핑하여 조성을 조절할 수 있다.
본 발명의 실시예에서는 하부전극(14)으로 4.33Å의 격자상수를 갖는 탄탈륨질화막(TaN)을 형성한 경우를 가정하여 설명하기로 한다.
TaN은 TiN보다 높은 열 안정성을 가지고 있으며, 일함수(Work function)가 높아 TaN을 하부전극(14)으로 형성한 경우, 누설전류 특성이 개선되어 캐패시터 특성을 확보할 수 있다. 또한, 하부전극(14)과 유사한 격자상수를 갖는 금속실리사이드(13A)를 적용하여 증착 후에도 4.33Å의 격자상수를 갖는 자기배양 입방결정 구조(Self oriented cubic structure)를 갖게 된다.
하부전극(14)에 적용되는 전이금속 질화물은 MOCVD(Metal Organic Chemical Vapor Deposition), Cyclic CVD 및 ALD(Atomic Layer Deposition)로 이루어진 그룹 중에서 선택된 어느 하나의 증착법으로 형성할 수 있으며, 바람직하게는 Cyclic CVD 또는 ALD로 형성한다. 전이금속 질화물의 형성시 반응가스는 NH3, N2 플라즈마 및 NH3 플라즈마로 이루어진 그룹 중에서 선택된 어느 하나의 가스 또는 플라즈마를 사용할 수 있다.
특히, N2 플라즈마 또는 NH3 플라즈마를 리모트 플라즈마(Remote plasma)법으로 공급하는 경우, 우수한 단차 피복성(Step Coverage)와 평탄한 표면형태(Smooth surface morphology)를 갖는다. 또한, 증착시 플라즈마 파워(Plasma Power)와 노출시간(Exposure time)의 조절을 통해 Ta와 N의 조성비 조절이 용이하며, 동일한 플라즈마 노출 분압 조절을 통해 박막 내 산소(Oxygen) 함량을 낮추고 탄소(Carbon) 함량을 조절할 수 있어, TaCN 등의 높은 일함수 전극 물질 형성이 가능하다.
도 2d에 도시된 바와 같이, 하부전극(14) 상에 유전막(15)을 형성한다. 유전막(15)은 금속실리사이드(13A) 및 하부전극(14)의 격자상수를 4.3Å∼4.7Å의 범위가 되도록 형성함으로써, 유전막(15)의 격자 상수 역시 4.3Å∼4.7Å로 조절되어 형성된다.
유전막(15)은 하부전극(14)에 적용된 전이금속질화물과 동일한 전이금속의 산화물 형태로 형성하는 것이 바람직하다. 유전막(15)은 티타늄산화막(TiO2), 탄탈륨산화막(Ta2O5), 티타늄-탄탈륨산화막(Ti-Ta2O5), 탄탈륨-티타늄산화막(Ta-TiO2), 티타늄알루미늄산화막(TiAlOx, x는 자연수), 티타늄실리콘산화막(TiSiOx, x는 자연수), 티타늄지르코늄산화막(TiZrOx, x는 자연수) 및 티타늄하프늄산화막(TiHfOx, x는 자연수)로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속산화물을 포함한다.
본 발명의 실시예에서는 유전막(15)으로 티타늄산화막(TiO2)을 적용한 경우를 가정하여 설명하기로 한다. 특히, 티타늄산화막(TiO2)는 하부전극(14)을 4.3Å∼4.7Å을 갖는 물질로 형성함으로써, 우선배양에 의해 격자상수가 4.4Å인 루틸상의 티타늄산화막으로 형성된다.
유전막(15)은 원자층증착법으로 증착하는 것이 바람직하다. 원자층증착법은 Ti소스주입단계, 퍼지단계, 반응가스주입단계 및 퍼지단계를 단위사이클로 하고, 단위사이클을 M회 반복하여 형성할 수 있다.
Ti소스는 (MeO)3Ti(CpMe5), Ti(O-tBu)4, Ti[N(CH3)2]4, Ti[N(C2H5)(CH3)]4, Ti[N(C2H5)2]4, Ti(tmhd)4, Ti(OiC3H7)3(tmhd), (Cp)2TiMe2, (MeCp)2TiMe2 및 (MeCp)2TiMe(OMe)로 이루어진 그룹 중에서 선택된 어느 하나의 전구체(precursor)를 사용한다. 또한, 반응가스는 산소(Oxygen)를 포함하는 반응가스를 사용하며, 반응가스는 O3, N2O, O2, O2 플라즈마 및 라디칼 산화로 이루어진 그룹 중에서 선택된 어느 하나의 반응가스를 포함한다.
한편, 유전막(15)으로 티타늄산화막을 적용하는 경우, 밴드갭(Band gap)이 낮은 티타늄산화막의 특성으로 인한 누설전류 특성을 개선하기 위해 넓은 밴드갭을 갖는 물질을 도핑할 수 있다. 도핑 물질은 Al, Si, Zr, Hf, La 및 Gd로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
도핑 방법으로는 원자층증착법으로 유전막(15)을 형성하는 공정 중간에 도핑물질의 증착공정을 추가로 진행할 수 있다. 순서로 나타내면 {(Ti/퍼지/반응가스/퍼지) x X + (도펀트/퍼지/반응가스/퍼지) x Y } x Z와 같다. 즉, 티타늄산화막을 형성하는 (Ti/퍼지/반응가스/퍼지)의 단위사이클을 X회 반복하고, 도핑물질을 형성하기 위한 (도펀트/퍼지/반응가스/퍼지)의 단위사이클을 Y회 반복하며, X 및 Y사이클을 Z회 반복하여 원하는 두께의 유전막(15)을 형성하는 것이다.
이때, 각 단위사이클의 반복횟수인 X와 Y의 사이클비를 조절하여 막의 조성 조절이 가능하다. 또한, 도핑물질의 증착공정은 (도펀트/퍼지/반응가스/퍼지) x Y 외에 (도펀트/퍼지) x Y 만을 진행하여 화학적 표면 흡착만으로도 도펀트 주입이 가능하다.
특히, 도핑 물질 적용시, 유전막(15) 내에 도펀트의 함량은 10％미만을 유지하는 것이 바람직하다. 이는 티타늄산화막의 루틸상(rutile phase)이 비정질 또는 아나타스상(anatase phase)으로 바뀌지 않도록 하기 위함이다.
위와 같이, 결정 격자 상수가 4.33Å인 탄탈륨질화막이 적용된 하부전극(14) 상에 유전막을 형성함으로써, 증착 후 상태에서도 격자 상수가 4.4Å을 갖는 우선배양 루틸상(Preferred Oriented rutile phase)으로 성장된다. 루틸상의 티타늄산화막은 유전율이 80정도로, 유전율이 40인 아나타제상의 티타늄산화막(격자상수 3.8Å)에 비해 2배의 정전용량 확보가 가능하다.
즉, 스토리지 노드 콘택 플러그에서 금속실리사이드(13A)와 하부전극(14) 및 유전막(15) 간의 격자 부정합이 최소화되도록 하여 유전막(15)을 자기배양 결정화 그레인성장(self oriented crystallization grain growth)이 되도록 함으로써, 추가적인 열처리 등의 공정 없이도 루틸 결정상을 갖는 박막으로 형성한다. 또한, 하부전극(14)과 유전막(15) 사이의 격자부정합에 따른 박막 스트레스를 최소화하여 저유전 계면 반응층 형성을 억제함으로써, 계면 특성을 향상시킬 뿐만 아니라 저온에서 우선 배향성을 갖도록 결정화를 촉진하는 효과를 가져와 유전막(15)의 전기적 특성을 향상시키는 것이 가능하고, 하부 전극(14)과 유전막(15) 사이의 화학적, 구조적 유사성 확보를 통해 접착성(adhesion)을 향상시킴으로써 열적, 화학적, 물리적 안정성을 동시에 향상시키는 것이 가능해 진다.
또한, 격자상수를 유사하게 형성하여 루틸상의 유전막(15)을 형성함으로써, 다층 구조의 유전막을 형성하지 않고 얇은 두께를 가지면서도 결정성을 유지하여 효율적인 누설전류 감소 효과를 나타내어 소자의 축소화(Shinkage)에 따른 후속 상부전극 형성시의 공간 확보가 유리해지는 장점이 있다.
유전막(15)을 형성한 후, 유전율 증가 또는 산소 공핍(Oxygen vacancy)등의 결점(Defect)을 감소시킬 목적으로 열처리를 추가로 진행할 수 있다.
도 2e에 도시된 바와 같이, 유전막(15) 상에 상부전극(16)을 형성한다. 상부전극(16)은 하부전극(14)과 동일한 전이금속질화물 또는 전이금속 카본 질화물로 형성하는 것이 바람직하다. 또는, 귀금속물질 및 귀금속 물질을 포함하는 산화물 형태의 금속산화막로 형성할 수 있다. 전이금속질화물은 TiN, TaN, TiSiN, TiAlN, TaSiN 및 TaAlN으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하며, 전이금속 질화물은 TaCN 또는 TiCN 등을 포함한다. 귀금속물질은 루테늄(Ru), 인듐(In), Ru-Ir합금, Ru-In합금, In-Ir합금, Sn-In합금 및 Ru-Ir-In합금으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하며, 이를 이용한 산화물 형태의 금속산화막을 포함한다.
전이금속 질화물은 비환원성 소스와 가스를 사용하는 MOALD(Metal Organic ALD)법을 이용하고, 반응가스로 N2 리모트 플라즈마를 이용하여 형성하며, 전이금속 화합물 또는 귀금속물질 및 귀금속 물질을 포함하는 산화물 형태의 금속산화막은 중성분위기에서 형성할 수 있다. 특히, MOALD법을 이용한 전이금속 질화물 형성시 플라즈마의 주입시간, 플라즈마 밀도(Plasma Density) 및 플라즈마 주파수로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 공정조건을 조절하여 전이금속 질화물 막 내의 도핑물질인 N, C, Si 및 Al 등의 농도를 조절함으로써, 4.3Å∼4.7Å의 격자상수를 갖도록 조절할 수 있으며, 유전막(15)과 유사한 격자상수를 갖는 경우 격자 불일치에 따른 계면 특성 저하의 억제가 가능하여 누설전류 특성을 개선할 수 있다.
위와 같이, 상부전극(16)을 하부전극(14)과 동일한 전이금속 질화물로 형성하여 금속의 일함수를 높임으로써 효과적인 누설 전류 제어가 가능하며, 유전막(15)과 상부전극(16)간 격자 불일치에 따른 계면 특성 저하의 억제가 가능하고, 따라서 우수한 캐패시터 특성을 확보하는 것이 가능하다.
후속 공정으로, 상부전극(16) 상에 W 또는 SiGe를 포함하는 전도성 물질을 캡핑막으로 형성할 수 있다. 이때, 공정 온도는 적어도 400℃가 되도록 진행하는 것이 바람직하다. 상부전극(16) 상에 캡핑막을 추가로 형성함으로써, 캐패시터의 누설 전류 제어 효과가 더욱 향상된다.
본 발명은 반도체 소자의 캐패시터 및 캐패시터 제조 방법에 대하여 설명하고 있으나, 본 발명의 실시예는 이에 한정되지 않고 디램 소자의 게이트 절연막 또는 계면 접합 특성이 중요 매개변수인 ReRAM의 TiO2/BEC 접합 구조에도 적용이 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 캐패시터를 설명하기 위한 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 설명하기 위한 공정 단면도.

Claims (27)

  1. 스토리지 노드 콘택 플러그에 배리어층을 포함하는 기판;
    상기 배리어층을 포함하는 기판 상부에 하부전극; 및
    상기 하부전극 상에 형성된 유전막
    을 포함하고, 상기 배리어층 및 하부전극은 4.3Å∼4.7Å의 격자상수를 갖는 물질인 캐패시터.
  2. 제1항에 있어서,
    상기 스토리지 노드 콘택 플러그는,
    플러그용 폴리실리콘 및 상기 배리어층의 적층구조인 캐패시터.
  3. 제1항에 있어서,
    상기 배리어층은,
    금속실리사이드인 캐패시터.
  4. 제1항에 있어서,
    상기 배리어층은,
    코발트 실리사이드(CoSi), 텅스텐실리사이드(WSi2) 및 이리듐실리사이드(IrSi3)로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터.
  5. 제1항에 있어서,
    상기 하부전극은,
    전이금속질화물인 캐패시터.
  6. 제5항에 있어서,
    상기 전이금속질화물은 TaN, TaCN, TiAlN, TiSiN 및 TiCN로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터.
  7. 제1항에 있어서,
    상기 하부전극은 TaN인 캐패시터.
  8. 제1항에 있어서,
    상기 유전막은 티타늄산화막(TiO2), 탄탈륨산화막(Ta2O5), 티타늄-탄탈륨산화막(Ti-Ta2O5), 탄탈륨-티타늄산화막(Ta-TiO2), 티타늄알루미늄산화막(TiAlOx, x는 자연수), 티타늄실리콘산화막(TiSiOx, x는 자연수), 티타늄지르코늄산화막(TiZrOx, x는 자연수) 및 티타늄하프늄산화막(TiHfOx, x는 자연수)로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속산화물인 캐패시터.
  9. 제1항에 있어서,
    상기 유전막은 루틸상의 티타늄산화막인 캐패시터.
  10. 제1항에 있어서,
    상기 상부전극은 전이금속질화물인 캐패시터.
  11. 제1항에 있어서,
    상기 상부전극은 귀금속 또는 귀금속산화물인 캐패시터.
  12. 스토리지 노드 콘택 플러그에 배리어층을 포함하는 기판 상에 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 유전막을 형성하는 단계
    를 포함하고, 상기 배리어층 및 하부전극은 4.3Å∼4.7Å의 격자상수를 갖는 물질인 캐패시터 제조 방법.
  13. 제12항에 있어서,
    상기 스토리지 노드 콘택 플러그는,
    플러그용 폴리실리콘 및 상기 배리어층의 적층구조인 캐패시터 제조 방법.
  14. 제12항에 있어서,
    상기 배리어층은,
    금속실리사이드인 캐패시터 제조 방법.
  15. 제12항에 있어서,
    상기 배리어층은,
    코발트 실리사이드(CoSi), 텅스텐실리사이드(WSi2) 및 이리듐실리사이드(IrSi3)로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터 제조 방법.
  16. 제12항에 있어서,
    상기 하부전극은,
    전이금속질화막인 캐패시터 제조 방법.
  17. 제12항에 있어서,
    상기 하부전극은 TaN, TaCN, TiAlN, TiSiN 및 TiCN로 이루어진 그룹 중에서 선택된 어느 하나인 캐패시터 제조 방법.
  18. 제12항에 있어서,
    상기 하부전극은 ALD, MOCVD 및 Cyclic CVD로 이루어진 그룹 중에서 선택된 어느 하나의 증착방법으로 형성하는 캐패시터 제조 방법.
  19. 제12항에 있어서,
    상기 유전막은 티타늄산화막(TiO2), 탄탈륨산화막(Ta2O5), 티타늄-탄탈륨산화막(Ti-Ta2O5), 탄탈륨-티타늄산화막(Ta-TiO2), 티타늄알루미늄산화막(TiAlOx, x는 자연수), 티타늄실리콘산화막(TiSiOx, x는 자연수), 티타늄지르코늄산화막(TiZrOx, x는 자연수) 및 티타늄하프늄산화막(TiHfOx, x는 자연수)로 이루어진 그룹 중에서 선택된 어느 하나의 전이금속산화물인 캐패시터 제조 방법.
  20. 제12항에 있어서,
    상기 유전막은 루틸상의 티타늄산화막인 캐패시터 제조 방법.
  21. 제12항에 있어서,
    상기 유전막은 원자층증착법(Atomic Layer Deposition)으로 형성하는 캐패시터 제조 방법.
  22. 제21항에 있어서,
    상기 유전막을 형성하는 단계에서,
    상기 금속산화막에 밴드갭이 큰 물질을 도핑하는 캐패시터 제조 방법.
  23. 제22항에 있어서,
    상기 밴드갭이 큰 물질은 Al, Si, Zr, Hf, La 및 Gd으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 캐패시터 제조 방법.
  24. 제12항에 있어서,
    상기 유전막을 형성하는 단계 후,
    열처리를 진행하는 단계를 더 포함하는 캐패시터 제조 방법.
  25. 제12항에 있어서,
    상기 상부전극은 전이금속 질화물인 캐패시터 제조 방법.
  26. 제12항에 있어서,
    상기 상부전극은 귀금속 또는 귀금속산화물인 캐패시터 제조 방법.
  27. 제12항에 있어서,
    상기 상부전극은 MOALD법을 이용하여 형성하는 캐패시터 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643075B2 (en) 2010-10-06 2014-02-04 Samsung Electronics Co., Ltd. Semiconductor device having glue layer and supporter
WO2014124056A1 (en) * 2013-02-08 2014-08-14 Advanced Technology Materials, Inc. Ald processes for low leakage current and low equivalent oxide thickness bitao films
US9142558B2 (en) 2012-11-21 2015-09-22 Samsung Electronics Co., Ltd. Semiconductor device having supporter and method of forming the same
CN113113539A (zh) * 2021-04-09 2021-07-13 福建省晋华集成电路有限公司 一种电容结构、半导体器件以及电容结构制备方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643075B2 (en) 2010-10-06 2014-02-04 Samsung Electronics Co., Ltd. Semiconductor device having glue layer and supporter
US9142558B2 (en) 2012-11-21 2015-09-22 Samsung Electronics Co., Ltd. Semiconductor device having supporter and method of forming the same
US9553141B2 (en) 2012-11-21 2017-01-24 Samsung Electronics Co., Ltd. Semiconductor device having supporter
WO2014124056A1 (en) * 2013-02-08 2014-08-14 Advanced Technology Materials, Inc. Ald processes for low leakage current and low equivalent oxide thickness bitao films
US10186570B2 (en) 2013-02-08 2019-01-22 Entegris, Inc. ALD processes for low leakage current and low equivalent oxide thickness BiTaO films
CN113113539A (zh) * 2021-04-09 2021-07-13 福建省晋华集成电路有限公司 一种电容结构、半导体器件以及电容结构制备方法

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