KR20010063452A - 반도체 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 유전 특성이 우수한 유전물질을 이용하는 경우 상부 및 하부전극 물질과 유전물질의 계면반응에 의해 누설전류가 증가하는 문제점을 해결하기 위하여, 단원자 증착방법(Atomic Layer Deposition; ALD) 방법으로 형성한 (Ta2O5)0.92(TiO2)0.08의 화합물층과 역시 단원자 증착방법에 의해 형성한 Al2O3층의 적층구조로 유전체막을 형성하므로써, 캐패시터의 고유전 특성을 확보하고, 상부 및 하부전극과 유전체막과의 계면 반응을 억제하여 캐패시터의 누설전류 특성을 개선할 수 있도록 한 반도체 소자의 캐패시터 제조방법이 개시된다.

Description

반도체 소자의 캐패시터 제조방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 캐패시터의 고유전 특성을 확보하고, 상부 및 하부전극과 유전체막과의 계면 반응을 억제하여 캐패시터의 누설전류 특성을 개선하기 위한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라, 소자의 안정적인 구동을 위해 필요한 단위 셀당 캐패시터의 정전용량은 일정한 반면 캐패시터의 면적은 점점 감소하기 때문에 고유전 절연막의 도입이 필요하게 된다. 현재 대표적으로 연구되고 있는 고유전 절연막으로는 탄탈륨 옥사이드(Ta2O5), 티타늄 옥사이드(TiO2) 등이 있다.
Ta2O5박막의 유전상수는 25 정도, TiO2박막의 유전상수는 60 내지 100 정도의 높은 값을 갖는 것으로 보고되어지고 있으나, TiO2박막의 경우는 박막 성장시 주상구조(Columnar Structure)로 성장하여 높은 누설 전류 특성을 나타내므로, 캐패시터의 유전체막으로의 적용이 어려운 단점이 있다. 이러한 이유로 Ta2O5/TiO2다층구조 또는 TiO2/Al2O3다층구조를 캐패시터의 유전체막으로 사용하여 캐패시터의 고유전 특성을 개선하고자 하였다. 그런데 이와 같은 다층 구조의 유전체막을 저압유기화합물 증착법(Metal Organic Chemical Vapor Deposition; MOCVD)으로 증착할경우, 증착된 박막 내부에 다량의 불순물이 포함되어 있어 증착 후 산소 분위기의 고온 열처리 공정이 반드시 필요하게 된다. 그러나 이 열처리 공정시 유전체막과 캐패시터의 상부/하부 전극 물질이 계면반응을 일으켜 누설전류가 증가하게 되고, 다층 구조 유전체막의 경우 전체 유전체막 내에 존재하는 다수의 계면에 의해 결함이 생성되어 캐패시터의 누설전류를 증가시키는 문제점이 있다.
이상에서 설명한 유전물질 외에 최근에는 Ta2O5에 8%의 TiO2를 첨가하므로써 유전상수(εr)를 126까지 증가시킬 수 있다는 연구결과가 보고된 바 있다. 이것은 (Ta2O5)0.92(TiO2)0.08의 화합물질이 갖는 TiO6의 옥타헤드라(Octahedra)와 Ta-O 클러스터(Cluster)로 이루어진 초격자 구조(Superstructure)에 의한 고유전 특성으로 설명되고 있다. 그런데 기존의 이러한 고유전 특성은 (Ta2O5)0.92(TiO2)0.08형성시 Ta2O5와 TiO2의 혼합 분말을 고온으로 소결(Sintering)하여 얻은 벌크 세라믹(Bulk ceramic)에서 얻은 결과이다. 따라서 이와 같은 고유전 특성을 메모리 소자에 응용하기 위해서는 통상의 반도체 공정에 적합한 박막 증착 공정으로도 동일한 특성을 나타내어야 한다. 그런데 일반적으로 이와 같은 벌크 특성은 일반적인 저압증착방법(LPCVD)으로 증착한 얇은 박막에서 동일한 특성을 확보하기 어렵다. 또한, Ta2O5와 TiO2의 원료 물질이 되는 각각의 유기화합물을 혼합한 증착 원료를 제조하기 어려우며, 각각을 별도의 원료 전달장치로 반응기에 주입하더라도 정확한 조성비를 조절하기 어려운 문제가 있다. 뿐만 아니라, 증착 과정에서 복잡한 기상 화학반응에 의해 여러가지 반응 부산물이 생성되어 증착된 박막의 막질이 저하되고 파티클의 발생 원인이 되어 기존 반도체 제조공정과의 적합성이 저하될 수 있다.
그러므로, 고유전 특성을 갖는 (Ta2O5)0.92(TiO2)0.08화합물을 반도체 메모리 소자에 적용하여 캐패시터의 유전특성을 확보하기 위해서는 (Ta2O5)0.92(TiO2)0.08화합물의 유전특성을 보장할 수 있는 새로운 증착 방법이 필요하다.
따라서, 본 발명은 단원자 증착법(Atomic Layer Deposition; ALD)으로 형성한 (Ta2O5)0.92(TiO2)0.08화합물 및 Al2O3의 적층구조로 캐패시터의 유전체막을 형성하므로써, 유전 특성이 우수하면서 상부 및 하부전극 물질과의 계면 반응을 억제하여 누설 전류 특성을 개선할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 캐패시터를 제조하기 위한 하부구조가 형성된 기판이 제공되는 단계; 상기 기판 상에 하부전극을 형성하고 질화처리하므로써 상기 하부전극 표면에 질화막이 형성되는 단계; 상기 질화막이 형성된 전체구조 상에 (Ta2O5)0.92(TiO2)0.08화합물층을 형성하는 단계; 상기 (Ta2O5)0.92(TiO2)0.08화합물층 상에 알루미늄 옥사이드층을 형성하고, 이로 인하여 (Ta2O5)0.92(TiO2)0.08화합물층과 알루미늄 옥사이드층 적층된 구조의 유전체막이 형성되는 단계; 및 상기 유전체막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2는 단원자 증착법으로 (Ta2O5)0.92(TiO2)0.08화합물층을 증착하는 경우 원료 주입횟수와 증착 두께와의 관계를 설명하기 위해 도시한 그래프.
<도면의 주요 부분에 대한 부호 설명>
11 : 기판 12 : 층간 절연막
13 : 캐패시터 콘택 14 : 하부전극
15 : 질화막 16A : (Ta2O5)0.92(TiO2)0.08화합물층
16B : 알루미늄 옥사이드층 16 : 유전체막
17A : 티타늄 나이트라이드층 17B : 폴리실리콘층
17 : 상부전극
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 캐패시터를 제조하기 위한 하부구조가 형성된 기판(11) 상에 층간 절연막(12)을 형성하고 캐패시터 콘택(13)을 형성한 다음, 하부전극(14)을 형성한다. 이후, 후속 열공정에 의해 하부전극(14)이 산화되는 것을 방지하기 위하여 하부전극(14) 표면에 질화막(15)을 형성한다.
여기에서, 하부전극(14) 재료로는 폴리실리콘, 텅스텐(W), 텅스텐 나이트라이드(WN), 텅스텐 실리사이드(WSix), 티타늄 나이트라이드(TiN), 플래티늄(Pt), 루테늄(Ru), 이리듐(Ir) 중 어느 하나를 사용한다.
하부전극(14) 표면에 형성하는 질화막(15)은 하부전극 표면을 NH3분위기에서 급속열처리(RTP)하는 방법, 또는 NH3, N2또는 NH3+N2분위기에서의 플라즈마 처리를 통하여 질화시켜 형성하는 방법에 의해 형성한다. NH3분위기에서 급속열처리하는 방법을 이용하는 경우에는 N2분위기에서 기판 온도를 750 내지 950℃ 사이의 온도로 상승시켜 유지한 상태에서 NH3을 1 내지 5slm의 유량으로 30 내지 180초 동안 흘려주므로써 10 내지 20Å의 얇은 질화막이 형성된다. 한편, NH3, N2또는 NH3+N2분위기에서의 플라즈마 처리를 실시하는 방법을 이용하는 경우에는 기판 온도를 300 내지 500℃의 저온으로 유지하고 NH3, N2또는 NH3+N2분위기에서 10mTorr 내지 10Torr로 압력을 유지시킨 상태에서, 고주파 플라즈마 전력을 100 내지 500W로 조절하여 10 내지 60초 동안 여기시키므로써 질화막(15)이 형성된다.
도 1b는 질화막(15)이 형성된 전체구조 상에 (Ta2O5)0.92(TiO2)0.08화합물층(16)이 형성된 상태를 나타낸다.
(Ta2O5)0.92(TiO2)0.08화합물층(16)은 Ta2O5에 8%의 TiO2를 첨가한 것으로, TiO6옥타헤드라(Octahedra)와 Ta-O 클러스터(Cluster)로 이루어진 초격자 구조를 이루며, 126 정도의 큰 유전상수를 갖는다.
(Ta2O5)0.92(TiO2)0.08화합물층(16)은 단원자 증착(Atomic Layer Deposition; 이하 ALD라 함)방법에 의해 증착된다. ALD 방법을 이용할 경우 Ta2O5의 반응원료와 TiO2의 반응원료가 불활성 기체의 주입에 의해 완전히 분리되어 기상 화학 반응하므로 부산물의 발생이 없고, 도 2에 도시된 것과 같이 각 원료의 주입 횟수(Cycle)당증착 두께 조절이 정확하다.
도 2는 단원자 증착법으로 (Ta2O5)0.92(TiO2)0.08화합물층을 증착하는 경우 원료 주입횟수와 증착 두께와의 관계를 설명하기 위해 도시한 그래프이다. 도시된 것과 같이 원료 주입 횟수마다 거의 일정한 성장율을 갖는 것을 알 수 있다. ALD 방법은 ALE(Atomic Layer Epitaxy), 디지털 CVD, 진행파 CVD, ACVD(Advanced CVD)라고도 한다.
따라서, Ta2O5와 8% TiO2의 화합물층 형성에 ALD 방법을 사용하면 Ta2O5의 증착두께와 TiO2의 증착두께의 비를 조절하여 정확한 조성비를 맞출 수 있다. 이때 각 박막의 두께를 원자층 이내로 조절하면서 전체 박막의 두께로 증착할 수 있으므로 Ta2O5와 TiO2박막을 적층구조로 형성한 후 후속으로 저온에서 단시간 가열하므로써 (Ta2O5)0.92(TiO2)0.08화합물층(16)을 형성할 수 있다.
(Ta2O5)0.92(TiO2)0.08화합물층(16)의 증착방법 및 조건을 보다 상세히 설명하면 다음과 같다.
먼저, 반응기의 온도는 250 내지 350℃로 유지하고, 제 1 원료 가스와 제 2 원료 가스를 교대로 반응기에 주입하여 Ta2O5박막을 10Å 이내의 두께로 증착한다. 제 1 원료 가스와 제 2 원료가스의 주입 사이사이에 N2, Ar, He 등의 불활성 기체를 흘려주어 각 원료가스의 잔류물이 남지 않도록 한다. 여기에서, 제 1 원료가스로는펜타에톡시탄탈륨(Pentaethoxytantalum; Ta(C2H5O)5)을 사용하고, 제 2 원료가스로는 H2O, O2, N2O, CxHyOH 중 어느 하나를 사용한다. ALD 방법에서 제 1 원료가스 주입, 불활성 기체 주입, 제 2 원료가스 주입을 1회의 사이클이라고 할 때 사이클당 증착 두께가 1Å 이하이기 때문에 10Å 이하의 Ta2O5박막 증착 및 두께 조절이 가능하다. 이때 제 1 및 제 2 원료가스와 불활성 기체의 주입 시간은 0.1 내지 10초로 한다.
이후, Ta2O5박막 상에 제 3 원료가스와 제 4 원료가스를 교대로 반응기에 주입하여 TiO2박막을 5Å 이내의 두께로 증착하며, 제 3 원료가스의 주입과 제 4 원료가스의 주입 사이에 불활성 기체를 주입하여 각 원료가스의 잔류물이 남지 않도록 한다. 여기에서, 제 3 원료가스로는 TiCl4를 사용하고, 제 4 원료가스로는 H2O, O2, N2O 중 어느 하나를 사용한다. ALD 방법에서 제 3 원료가스 주입, 불활성 기체 주입, 제 4 원료가스 주입을 1회의 사이클이라고 할 때 사이클당 증착 두께가 1Å 이하이기 때문에 5Å 이하의 TiO2박막 증착 및 두께 조절이 가능하다. 이때, 제 3 및 제 4 원료가스와 불활성 가스의 주입시간은 0.1 내지 10초로 한다.
이상과 같은 방법으로 Ta2O5와 TiO2를 교대로 증착하여 Ta2O5와 TiO2의 전체 두께가 100 내지 200Å이 되도록 하며, Ta2O5와 TiO2의 증착두께비가 92 : 8의 비율이 되도록 사이클을 조절한다. 이와 같이 교대로 증착되어진 막을 400 내지 550℃의 온도로 반응기 내에서 가열하여 다층구조가 아닌 단일 화합물층으로 전환한다. 이때 충분히 얇은 막이 교대로 증착되어 있으므로 낮은 온도에서도 충분히 화합물층으로의 전환이 가능하다. Ta2O5와 TiO2의 적층막을 단일 화합물층으로 전환하는 공정 단계는 후속 상부전극 형성 후에 실시하는 것도 가능하다.
도 1c는 (Ta2O5)0.92(TiO2)0.08화합물층(16A) 상에 알루미늄 옥사이드층(16B)을 형성한 상태를 나타낸다.
알루미늄 옥사이드층(Al2O3; 16B)의 형성 방법을 자세히 설명하면 다음과 같다. 먼저, 반응기의 온도를 250 내지 350℃로 유지시키고, 제 5 원료가스와 제 6 원료가스를 교대로 반응기에 주입하여 Al2O3박막을 10 내지 30Å의 두께로 증착한다. 이때, 제 5 및 제 6 원료가스를 주입하는 사이사이에 N2, Ar, He와 같은 불활성 기체를 주입하여 각 원료가스의 잔류물이 남지 않도록 한다. 여기에서, 제 5 원료가스는 트리메틸알루미늄(Trimethyl aluminum ;Al(CH3)3) 또는 트리에틸 알루미늄(Triethyl aluminum ;Al(C2H5)3)을 사용하고, 제 6 원료가스로는 H2O, O2, N2O, CxHyOH 중 어느 하나를 사용한다. 또한, 제 5 및 제 6 원료가스와 불활성 가스의 주입 시간은 0.1 내지 10초로 한다.
이와 같은 방법에 의해 (Ta2O5)0.92(TiO2)0.08화합물층(16A)과 알루미늄 옥사이드층(16B)이 적층된 구조를 갖는 유전체막(16)이 형성되게 된다. 유전체막(16)이 형성된 후에는 N2, O2, N2O 분위기에서 퍼니스 열처리하여 불순물이나 결함 등을 감소시킨다. 열처리 공정은 600 내지 850℃의 온도에서 10 내지 60분 동안 진행하며, UV/O3처리 또는 플라즈마 처리로 진행할 수도 있다.
이와 같이 ALD 방법으로 형성한 알루미늄 옥사이드층(Al2O3; 16B)은 유전율은 6 내지 8 정도로 낮은 반면, 높은 내압특성(Dielectric Breakdown Voltage) 및 상부전극 물질인 티타늄 나이트라이드와의 반응이 Ta2O5에 비해 훨씬 낮은 것으로 밝혀졌다.
도 1d는 유전체막(16)이 형성된 전체구조 상에 티타늄 나이트라이드층(17A) 및 폴리실리콘층(17B)을 순차적으로 형성하여 상부전극(17)을 형성하므로써 캐패시터의 제조가 완료된 상태를 나타낸다.
여기에서, 티타늄 나이트라이드층(17A)은 TiCl2와 NH3를 원료가스로 하여 CVD 또는 ALD 방법으로 증착하며, 두께는 200 내지 500Å이 되도록 한다. 또한 폴리실리콘층(17B)은 1000Å의 두께로 형성한다.
상술한 바와 같이 본 발명은 캐패시터의 유전체막으로서 유전특성이 우수한(Ta2O5)0.92(TiO2)0.08화합물층과 내압특성이 우수한 Al2O3층의 적층구조를 이용하므로써, 캐패시터의 유전특성을 확보함과 동시에 전극물질과 유전체막의 계면반응을 억제하여 누설전류 특성을 개선할 수 있는 탁월한 효과가 있다.

Claims (21)

  1. 캐패시터를 제조하기 위한 하부구조가 형성된 기판이 제공되는 단계;
    상기 기판 상에 하부전극을 형성하고 질화처리하므로써 상기 하부전극 표면에 질화막이 형성되는 단계;
    상기 질화막이 형성된 전체구조 상에 (Ta2O5)0.92(TiO2)0.08화합물층을 형성하는 단계;
    상기 (Ta2O5)0.92(TiO2)0.08화합물층 상에 알루미늄 옥사이드층을 형성하고, 이로 인하여 (Ta2O5)0.92(TiO2)0.08화합물층과 알루미늄 옥사이드층 적층된 구조의 유전체막이 형성되는 단계; 및
    상기 유전체막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서, 상기 (Ta2O5)0.92(TiO2)0.08화합물층을 구성하는 탄탈륨 옥사이드와 티타늄 옥사이드의 조성비는 92 : 8인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서, 상기 (Ta2O5)0.92(TiO2)0.08화합물층은 제 1 원료가스와 제 1 원료가스를 교대로 반응기에 주입하여 단원자 증착방법에 의해 증착되는 Ta2O5박막과, 제 3 원료가스와 제 4 원료가스를 교대로 상기 반응기에 주입하여 상기 Ta2O5박막 상에 단원자 증착방법에 의해 증착되는 TiO2박막을 교대로 증착하여, 상기 Ta2O5박막과 상기 TiO2박막의 두께 비가 92 : 8의 비율이 되도록 한 후, 열처리 공정에 의해 상기 Ta2O5박막과 상기 TiO2박막의 적층구조를 단일 화합물층으로 전환하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 3 항에 있어서, 상기 반응기의 온도는 250 내지 350℃로 유지하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 3 항에 있어서, 상기 제 1 원료가스로는 Ta(C2H5O)5)을 사용하고, 제 2 원료가스로는 H2O, O2, N2O, CxHyOH 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 3 항에 있어서, 상기 제 1 원료가스와 제 2 원료가스를 주입하는 사이에 불활성 기체를 주입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서, 상기 제 1 및 제 2 원료가스와 불활성 기체의 주입 시간은 0.1 내지 10초로 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 3 항에 있어서, 상기 제 3 원료가스로는 TiCl4를 사용하고, 제 4 원료가스로는 H2O, O2, N2O 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 3 항에 있어서, 상기 제 3 원료가스와 제 4 원료가스를 주입하는 사이에 불활성 기체를 주입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 3 항에 있어서, 상기 제 3 및 제 4 원료가스와 불활성 가스의 주입시간은 0.1 내지 10초로 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 3 항에 있어서, 상기 Ta2O5박막과 TiO2박막의 전체 두께는 100 내지 200Å이 되도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 3 항에 있어서, 상기 열처리 공정은 400 내지 550℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 1 항에 있어서, 상기 알루미늄 옥사이드층은 반응기의 온도를 250 내지 350℃로 하고, 제 5 원료가스와 제 6 원료가스를 교대로 반응기에 주입하여 Al2O3를 10 내지 30Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제 13 항에 있어서, 상기 제 5 원료가스와 제 6 원료가스를 주입하는 사이에 불활성 기체를 주입하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제 13 항에 있어서, 상기 제 5 원료가스는 Al(CH3)3또는 Al(C2H5)3을 사용하고, 제 6 원료가스로는 H2O, O2, N2O, CxHyOH 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  16. 제 13 항에 있어서, 상기 제 5 및 제 6 원료가스와 불활성 가스의 주입 시간은 0.1 내지 10초로 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  17. 제 1 항에 있어서, 상기 유전체막 형성 후 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  18. 제 17 항에 있어서, 상기 열처리 공정은 N2, O2, N2O 분위기 및 600 내지 850℃의 온도에서 10 내지 60분 동안 진행하거나, UV/O3처리 또는 플라즈마 처리로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  19. 제 1 항에 있어서, 상기 상부전극은 티타늄 나이트라이드층과 폴리실리콘층의 적층구조인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  20. 제 19 항에 있어서, 상기 티타늄 나이트라이드층은 TiCl2와 NH3를 원료가스로 하여 CVD 또는 ALD 방법으로 티타늄 나이트라이드를 200 내지 500Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  21. 제 19 항에 있어서, 상기 폴리실리콘층은 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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