KR100703838B1 - 반도체 소자의 캐패시터 및 그 형성방법 - Google Patents

반도체 소자의 캐패시터 및 그 형성방법 Download PDF

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Abstract

본 발명은 높은 유전율 특성과 향상된 누설 전류 특성을 동시에 만족할 수 있는 반도체 소자의 캐패시터 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 기판 상에 형성된 하부전극과, 상기 하부전극 상부에 (TiO2)1-X(Ta2O5)X(여기서, X는 0.05 내지 0.20)로 형성된 제1 유전막과, 상기 제1 유전막 상부에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터를 제공한다.
캐패시터, 유전막, 유전율, 누설전류, TiO2, Ta2O5.

Description

반도체 소자의 캐패시터 및 그 형성방법{A CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 통상적인 바이너리 산화막(binary oxide)의 유전상수와 밴드갭 에너지 특성을 나타낸 그래프.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터를 도시한 단면도.
도 3 및 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 형성공정을 도시한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
12 : 하부전극
14 : 제2 유전막
16 : 제1 유전막
18 : 제3 유전막
20 : 상부전극
본 발명은 반도체 소자의 캐패시터 및 그 형성방법에 관한 것으로, 특히, TiO2와 Ta2O5를 혼합한 유전막을 구비한 반도체 소자의 캐패시터 및 그 형성방법에 관한 것이다.
반도체 소자의 고집적화 경향은 예외 없이 모든 소자의 제조공정에 종래의 기술적 한계를 극복할 수 있는 새로운 기술을 요구한다. 그 중에서도 특히 메모리 소자에서 소자의 동작에 충분한 정전용량을 확보하기 위한 캐패시터(Capacitor) 제조기술의 개발은 필수 불가결한 요소이다.
반도체 소자의 캐패시터 기술의 변화를 가장 간단하고도 함축적으로 표현할 수 있는 식은 다음과 같다. 하기의 수학식 1에서 C는 정전용량인 캐패시턴스(capacitance)를 나타내고, ε0 는 진공 유전율, εr 은 유전막의 상대 유전율, d는 유전막의 두께를 나타내며, A는 캐패시터의 면적을 나타낸다.
C = ε0 × εr × d/A
상기 수학식 1에서 보는 바와 같이, 메모리 소자의 동작에 필요한 충분한 정전용량을 확보하기 위해서는 고유전율의 강유전막을 사용하는 방법, 유전막의 두께 를 감소시키는 방법 또는 캐패시터의 하부전극을 3차원 구조로 형성하여 캐패시터의 면적을 증가시키는 방법을 이용해야 한다. 대표적으로, 3차원 구조에는 적층(stack) 구조의 콘케이브(concave) 타입 또는 실린더(cylinder) 타입이 있다. 그러나, 이와 같이 3차원 구조로 캐패시터를 형성하여 캐패시터의 높이를 높이는 방법은 상부전극, 금속 배선 및 베리어 금속 등의 단차 피복성 또는 후속 메탈간절연막(IMD : Inter Metal Dielectric) 증착 및 평탄화 공정 등을 고려할 때, 점점 더 한계에 도달하게 되었다.
또한, 고유전율의 강유전막으로 (Ba1-xSrx)TiO3(BST), SrTiO3(STO) 등을 적용하는 방법도 꾸준히 연구되었으나, 유전상수는 높은 반면 3차원 구조 상에 균일한 조성으로 증착하는 것이 어렵다는 등의 여러가지 문제점을 나타내고 있다. 무엇보다도, 이러한 강유전막은 두께가 감소함에 따라 유전율이 급격히 감소하는 소위, 사이즈 이펙트(size effect)가 발생하여 일정 두께 이상으로 증착해야 한다는 제약이 있다. 따라서, 상기 강유전막은 향후 점점 집적화되는 반도체 소자의 캐패시터 형성공정에 적용이 불가하다는 단점이 있다.
결국, 제1, 2 세대의 ONO(Silicon Oxide/Silicon Nitride/Silicon Oxide), NO 유전막을 대체하여 ALD(Atomic Layer Dilectric)용 Al2O3, HfO2, CVD(Chemical Vapor Deposition)용 Ta2O5, ALD용 Ta2O5 등의 중간 정도의 유전율을 갖는 산화막들이 각광받고 있다. 이에 더하여, 기존의 폴리 실리콘 하부 전극 대신 TiN과 같은 금속 하부전극을 적용하여 유전막과 하부전극 사이의 저유전막 생성을 억제하고, 금속의 높은 일함수(workfunction)를 이용하여 누설전류 특성을 개선시키는 방법이 제안되고 있다.
한편, 도 1에서 보는 바와 같이, TiO2 유전막은 바이너리 산화막(binary oxide) 중에서는 가장 높은 유전율을 나타낸다. 따라서, 이를 캐패시터의 유전막으로 적용하기 위한 노력이 계속되어 왔다. 그러나, TiO2 유전막의 경우 루틸(Rutile) 구조로 성장하는 경우에만 100 이상의 높은 유전율을 나타내고 일반적인 증착시에는 대부분 아나타스(anatase) 구조로 성장하여 유전율이 40 정도로 낮으며, 밴드갭 에너지(bandgap energy)도 3.2eV 정도로 낮게 나타난다. 결국, TiO2 유전막은 단일막으로는 누설 전류 특성이 캐패시터 형성공정에 적용할 수준에 못 미치게 된다. 또한, TiO2 유전막은 막 내의 Ti와 O의 조성비 조절이 쉽지 않기 때문에, 일반적으로 잉여 산소가 많이 포함되어 있는 형태로 증착이 되므로, 누설 전류 특성을 열화시키게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 높은 유전율 특성과 향상된 누설 전류 특성을 동시에 만족할 수 있는 반도체 소자의 캐패시터 및 그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 형성된 하부전극과, 상기 하부전극 상부에 (TiO2)1-X(Ta2O5)X(여기서, X는 0.05 내지 0.20)로 형성된 제1 유전막과, 상기 제1 유전막 상부에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 하부전극을 형성하는 단계와, 상기 하부전극 상부에 (TiO2)1-X(Ta2O5)X(여기서, X는 0.05 내지 0.20)로 이루어진 제1 유전막을 형성하는 단계와, 상기 제1 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터는 기판(10) 상에 형성된 하부전극(12)과, 하부전극(12) 상부에 (TiO2)1-X(Ta2O5)X(여기서, X는 0.05 내지 0.20)로 형성된 유전막(16; 이하, 제1 유전막이라 함)과, 제1 유전막(16) 상부에 형성된 상부전극(20)을 포함한다. 또한, 하부전극(12)과 제1 유전막(16) 사이에 Al2O3로 이루어진 유전막(12; 이하, 제2 유전막이라 함)과, 제1 유전막(16)과 상부전극(20) 사이에 Al2O3로 이루어진 유전막(18; 이하, 제3 유전막이라 함)을 더 포함할 수 있다.
여기서, 제1 유전막(16)은 루틸(rutile) 구조로 형성되고, 하부전극(12) 및 상부전극(20)은 루테늄(Ru)으로 이루어진다.
또한, 제1 유전막(16)은 10 내지 200Å의 두께로, 제2 및 제3 유전막(12, 18)은 5 내지 30Å의 두께로 형성된다.
즉, 본 발명의 바람직한 실시예에 따르면, 유전율이 가장 높은 TiO2 유전막에 잉여산소가 부족한 형태로 증착되는 Ta2O5막이 일정 부분 포함되도록 (TiO2)1-X(Ta2O5)X막을 유전막으로 사용함으로써, 높은 유전율 특성과 향상된 누설 전류 특성을 동시에 확보할 수 있게된다.
또한, 본 발명의 바람직한 실시예에 따르면, 막이 조밀하고 표면 거칠기 (surface roughness) 특성이 양호한 Al2O3 유전막을 (TiO2)1-X(Ta2O5)X막과 하부전극 및 상부전극 간에 개재시킴으로써, 후속 공정시 산소의 침투로 인해 하부전극 및 상부전극이 산화되거나 하부전극 및 상부전극과 유전막 간의 계면특성이 열화되는 것을 방지할 수 있다. 여기서, Al2O3 유전막은 Al-O의 결합 에너지가 매우 강하여 금속 전극(여기서는, Ru로 이루어진 상부전극 및 하부전극)과의 반응성이 적고 산소의 침투도 효과적으로 차단할 수 있으며, 밴드갭 에너지가 높아 금속 전극과의 접촉 전위도 높아 양호한 누설 전류 특성을 확보할 수 있다.
도 3 및 도 4는 도 2에 도시된 반도체 소자의 캐패시터 형성공정을 도시한 공정단면도이다.
먼저, 도 3에 도시된 바와 같이, 소자분리 공정, 워드라인으로 기능하는 트랜지스터 형성공정 및 비트라인 형성공정이 완료된 반도체 기판(10) 상에 금속 전극 물질로서 Ru를 증착하여 하부전극(12)을 형성한다. 이때, Ru은 Ru(OD)3(Ru(C3H13O2)3) 또는 Ru(EtCp)2(Ru(C7H8)2)를 소스(source) 가스로 하고 O2 또는 NH3를 반응 가스로 하여 CVD(Chemical Vapor Deposition) 방식 또는 ALD 방식을 이용하여 증착한다. 바람직하게는, ALD 방식을 이용하여 200 내지 800Å의 두께로 증착한다.
이어서, 하부전극(12) 상부에 (TiO2)1-X(Ta2O5)X(여기서, X는 0.05 내지 0.20)로 이루어진 유전막(16; 이하, 제1 유전막이라 함)을 증착한다. 이때, 제1 유전막(16)은 TEMAT(Ti(C2HNCH3)4), TTIP(Ti(OC3H7)4), TBTEMT((CH3)3CTa[N(C2H5)3) 및 O3 가스를 소스 가스로 이용한 ALD 방식으로 증착하되, 제1 유전막(16)이 루틸 구조(유전상수값이 100정도가 됨)로 형성되도록 O3 가스의 유량을 200 내지 500 g/㎥로 한다. 또한, 제1 유전막(16)은 TiO2와 Ta2O5의 ALD 싸이클(Cycle) 비를 조절함으로써, Ta2O5의 비율을 5 내지 20%로 하여 10 내지 200Å의 두께로 형성한다. 이처럼, 전자가 5가인 Ta2O5를 5 내지 20%의 비율로 추가함으로써, 전자가 2가인 TiO2에 많은 잉여산소를 Ta가 소모하여 누설 전류를 감소시킬 수 있다.
여기서, 제1 유전막(16) 증착시 하부전극(12)으로 산소가 침투되는 것을 방지하도록 제1 유전막(16) 형성 전에 하부전극(12) 상부에 Al2O3로 이루어진 유전막(14; 이하, 제2 유전막이라 함)을 더 증착할 수 있다. 이로써, 하부전극(12)의 산화현상을 억제하여 하부전극(12)과 제1 유전막(16)의 계면 특성이 열화되는 것을 억제할 수 있다. 이때, 제2 유전막(14)은 ALD 방식을 이용해 5 내지 30Å의 두께로 증착하되, ALD 방식의 증착조건은 TMA를 Al의 소스(source) 물질로 하고, O3 또는 H2O를 반응 가스로 한다.
이어서, 도 4에 도시된 바와 같이, 제1 유전막(16) 상부에 상부전극(20)을 형성한다. 이때, 상부전극(20)은 하부전극(12)과 동일하게 Ru로 형성한다. 이때, Ru은 Ru(OD)3(Ru(C3H13O2)3) 또는 Ru(EtCp)2(Ru(C7H8)2)를 소스 가스로 하고 O2 또는 NH3를 반응 가스로 하여 CVD(Chemical Vapor Deposition) 방식 또는 ALD 방식을 이용하여 증착한다. 바람직하게는, ALD 방식을 이용하여 200 내지 800Å의 두께로 증착한다.
여기서, 상부전극(20) 형성을 위한 Ru의 증착공정시 제1 유전막(16)의 열화를 방지하도록, 상부전극(20) 형성 전에 제1 유전막(16) 상부에 Al2O3로 이루어진 유전막(18; 이하, 제3 유전막이라 함)을 더 증착할 수 있다. 따라서, 제 3 유전막(18)에 의해 제1 유전막(16)과 상부전극(20) 간의 접촉 특성을 개선하여 누설 전류 특성을 개선시킬 수 있다. 이때, 제3 유전막(18)은 ALD 방식을 이용해 5 내지 30Å의 두께로 증착한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 유전율이 가장 높은 TiO2 유전막에 잉여산소가 부족한 형태로 증착되는 Ta2O5막이 일정 부분 포함되도록 (TiO2)1-X(Ta2O5)X막을 유전막으로 사용함으로써, 높은 유전율 특성과 향상된 누설 전 류 특성을 동시에 확보할 수 있게된다.
또한, 본 발명에 의하면, 막이 조밀하고 표면 거칠기(surface roughness) 특성이 양호한 Al2O3 유전막을 (TiO2)1-X(Ta2O5)X막과 하부전극 및 상부전극 간에 개재시킴으로써, 후속 공정시 산소의 침투로 인해 하부전극 및 상부전극이 산화되거나 하부전극 및 상부전극과 유전막 간의 계면특성이 열화되는 것을 방지할 수 있다. 따라서, 누설 전류 특성을 개선시킬 수 있다.

Claims (17)

  1. 기판 상에 형성된 하부전극;
    상기 하부전극 상부에 (TiO2)1-X(Ta2O5)X(여기서, X는 0.05 내지 0.20)로 형성된 제1 유전막; 및
    상기 제1 유전막 상부에 형성된 상부전극
    을 포함하는 반도체 소자의 캐패시터.
  2. 제 1 항에 있어서,
    상기 하부전극과 상기 제1 유전막 사이에 Al2O3로 형성된 제2 유전막을 더 포함하는 반도체 소자의 캐패시터.
  3. 제 1 항에 있어서,
    상기 제1 유전막과 상기 상부전극 사이에 Al2O3로 형성된 제3 유전막을 더 포함하는 반도체 소자의 캐패시터.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제1 유전막은 루틸 구조로 형성된 반도체 소자의 캐패시터.
  5. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 하부전극 및 상부전극은 루테늄으로 이루어진 반도체 소자의 캐패시터.
  6. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제1 유전막은 10 내지 200Å의 두께를 갖는 반도체 소자의 캐패시터.
  7. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제2 및 제3 유전막은 5 내지 30Å의 두께를 갖는 반도체 소자의 캐패시터.
  8. 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상부에 (TiO2)1-X(Ta2O5)X(여기서, X는 0.05 내지 0.20)로 이루어진 제1 유전막을 형성하는 단계; 및
    상기 제1 유전막 상부에 상부전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서,
    상기 하부전극을 형성한 후, 상기 하부전극 상부에 Al2O3로 이루어진 제2 유전막을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성방법.
  10. 제 8 항에 있어서,
    상기 제1 유전막을 형성한 후, 상기 제1 유전막 상부에 Al2O3로 이루어진 제3 유전막을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성방법.
  11. 제 8 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 제1 유전막은 TEMAT(Ti(C2HNCH3)4), TTIP(Ti(OC3H7)4), TBTEMT((CH3)3CTa[N(C2H5)3) 및 O3 가스를 이용하여 형성하는 반도체 소자의 캐패시터 형성방법.
  12. 제 11 항에 있어서,
    상기 제1 유전막이 루틸 구조로 형성되도록 상기 O3 가스의 유량을 200 내지 500 g/㎥로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 8 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 제1 유전막은 Ta2O5의 비율을 5 내지 20%로 하여 형성하는 반도체 소자의 캐패시터 형성방법.
  14. 제 8 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 제1 유전막은 ALD 방식을 이용하여 10 내지 200Å의 두께로 형성하는 반도체 소자의 캐패시터 형성방법.
  15. 제 8 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 하부전극 및 상부전극은 루테늄으로 형성하는 반도체 소자의 캐패시터 형성방법.
  16. 제 9 항 또는 제 10 항에 있어서,
    상기 제2 및 제3 유전막은 Al2O3막으로 형성하는 반도체 소자의 캐패시터 형성방법.
  17. 제 16 항에 있어서,
    상기 제2 및 제3 유전막은 ALD 방식을 이용하여 5 내지 30Å의 두께로 형성하는 반도체 소자의 캐패시터 형성방법.
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