JP2002222934A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002222934A JP2001020514A JP2001020514A JP2002222934A JP 2002222934 A JP2002222934 A JP 2002222934A JP 2001020514 A JP2001020514 A JP 2001020514A JP 2001020514 A JP2001020514 A JP 2001020514A JP 2002222934 A JP2002222934 A JP 2002222934A
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capacitor
semiconductor device
lower electrode
insulating film
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敏洋 飯塚
Asae Yamamoto
朝恵 山本
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Abstract

(57)【要約】 【課題】ＭＩＭ構造のキャパシタのリーク電流の温度依
存性を小さくし、更にその信頼性を向上させる。 【解決手段】キャパシタの下部電極５、層間絶縁膜３に
被着するようにバリア絶縁層６を原子層化学気相成長法
で成膜し、バリア絶縁層６に高誘電率膜７を被着させ容
量絶縁膜８を形成する。また、高誘電率膜上に更にバリ
ア絶縁層を形成する。このようにして、容量絶縁膜８を
被覆する上部電極９を設けＭＩＭ構造のキャパシタを製
造する。ここで、バリア絶縁層６の膜中の電子の流れ
は、Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎ）トンネ
ル電流あるいは直接トンネル電流機構となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に半導体装置のキャパシタ構造と
その形成方法に関する。
【０００２】
【従来の技術】半導体デバイスの中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。このようなメモ
リーデバイスであるＤＲＡＭのメモリーセルは、１個の
トランスファトランジスタと、１個のキャパシタとから
なるものが構造的に簡単であり、半導体装置の高集積化
に最も適するものとして広く用いられている。
【０００３】また、最近の半導体デバイスではシステム
ＬＳＩが重要になってきている。このような半導体装置
では、ロジック回路とメモリー回路とが半導体チップに
搭載されたロジック混載メモリーデバイス、ロジック回
路とアナログ回路混載のアナログ混載ロジックデバイス
等、種々の混載デバイスが開発検討されている。このよ
うな混載デバイスにおいても、メモリーセルは上述した
ように、１個のトランスファトランジスタと１個のキャ
パシタとから構成される。
【０００４】このようなメモリーセルのキャパシタで
は、半導体デバイスの更なる高集積化に伴い、３次元構
造のものが開発され使用されてきている。このキャパシ
タの３次元化は次のような理由による。すなわち、半導
体素子の微細化及び高密度化に伴いキャパシタの占有面
積の縮小化が必須となっている。しかし、半導体デバイ
スのメモリー部の安定動作及び信頼性確保のためには、
一定以上の容量値が必要とされる。そこで、キャパシタ
の電極を平面構造から３次元構造に変えて、縮小した占
有面積の中でキャパシタ電極の表面積を拡大することが
必要となる。
【０００５】このメモリーセルの３次元構造のキャパシ
タにはスタック構造のものとトレンチ構造のものとがあ
る。これらの構造にはそれぞれ一長一短があるが、スタ
ック構造のものはアルファー線の入射あるいは回路等か
らのノイズに対する耐性が高く、比較的に容量値の小さ
い場合でも安定動作する。このために、半導体素子の設
計基準が０．１０μｍ程度となる半導体デバイスにおい
ても、スタック構造のキャパシタは有効であると考えら
れている。
【０００６】そして、最近では、このスタック構造のキ
ャパシタ（以下、スタック型のキャパシタと呼称する）
の場合、微少な面積領域に所定の容量値を確保するため
に非常に高い誘電率を有する誘電体膜（容量絶縁膜）が
必要になってきている。そこで、このような高誘電率膜
として、五酸化タンタル（Ｔａ2 Ｏ5 ）膜、ＳｒＴｉＯ
3 （以下、ＳＴＯ膜という）、（Ｂａ，Ｓｒ）ＴｉＯ3
（以下、ＢＳＴ膜という）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3
（以下、ＰＺＴ膜という）などの絶縁材料が精力的に検
討されている。更には、スタック型のキャパシタの下部
電極として新しい導電体材料が必要になってきている。
これは、上記のような高誘電率の絶縁材料と下部電極と
の適切な組み合わせを通して、キャパシタの高い信頼性
を確保するためである。例えば、１９９４年 インター
ナショナル エレクトロン デバイス ミーティング
（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）のダイジェスト オブ
テクニカル ペーパー（Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ）８３１〜８３４頁に示さ
れているように、容量絶縁膜にＳＴＯ膜が使用され下部
電極に二酸化ルテニウム（ＲｕＯ2 ）の導電体材料が適
用されている。同様なキャパシタ構造については、例え
ば特開２０００−１１４４８２号公報に記載されてい
る。
【０００７】以下、図１１を参照して従来の高誘電率膜
で構成されるスタック型のキャパシタの構造について説
明する。ここで、図１１（ａ）は模式化したスタック型
のキャパシタの平面図であり、簡単化のため下部電極と
容量絶縁膜と上部電極とが示されている。図１１（ｂ）
は、図１１（ａ）に記すＸ−Ｙでの断面図である。
【０００８】以下、図１１（ａ）と図１１（ｂ）とを一
緒にして説明する。図１１（ｂ）に示すように、導電型
がＰ型のシリコン基板１０１表面の所定の領域に導電型
がＮ型の拡散層１０２が形成され、シリコン基板１０１
上の層間絶縁膜１０３の一部が開口されプラグ１０４が
形成されている。そして、下部電極１０５が直接に層間
絶縁膜１０３に被着するように形成されている。ここ
で、下部電極１０５と拡散層１０２とはプラグ１０４で
電気接続される。
【０００９】そして、図１１（ａ）および図１１（ｂ）
に示すように、下部電極１０５の側面および上面、さら
に層間絶縁膜１０３上に容量絶縁膜１０６が形成され
る。ここで、下部電極１０５は二酸化ルテニウムの金属
膜で構成され、容量絶縁膜１０６は、例えばＴａ2 Ｏ5
膜、ＳＴＯ膜等で構成される。そして、全体を被覆する
ように上部電極１０７が形成される。なお、この上部電
極１０７も下部電極と同様な金属膜で構成される。
【００１０】
【発明が解決しようとする課題】本発明者は、上述した
ような高誘電率材料を容量絶縁膜とするＭＩＭ（Ｍｅｔ
ａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造のキャパ
シタについて詳細に検討した。
【００１１】その結果、金属酸化物である、五酸化タン
タル（Ｔａ2 Ｏ5 ）、二酸化ジリコニウム（ＺｒＯ
2 ）、二酸化ハフニウム（ＨｆＯ2 ）、ＳＴＯ（ＳｒＴ
ｉＯ3 ）膜、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）膜ある
いはＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）膜、を上記の容
量絶縁膜とすると、容量絶縁膜中のリーク電流は、測定
温度が高くなるに従い増大することが判明した。
【００１２】このようなリーク電流の測定温度依存性の
概略を図１２に従って説明する。ここで、図１２に示す
特性は、上述したＭＩＭ構造のキャパシタのものであ
る。なお、容量絶縁膜はＳＴＯ膜の場合である。また、
下部電極−上部電極間に印加する電圧は＋１Ｖ／−１Ｖ
の場合である。
【００１３】図１２では、横軸に測定温度を絶対温度に
しその逆数（１／Ｔ）をとっている。そして、容量（絶
縁）膜中のリーク電流Ｊを対数表示にとっている。図１
２に示すように、容量膜中のリーク電流Ｊ／Ｔ2 は、１
／Ｔの増加と共にほぼ比例して減少する。これは、容量
膜中のリーク電流Ｊが、キャパシタ電極である下部電極
あるいは上部電極から容量絶縁膜への電子の熱放出に律
速されることを示している。このように従来の技術で
は、容量膜中のリーク電流Ｊは、測定温度の増加と共に
急激に増大するようになる。このリーク電流の温度依存
性は上記印加電圧に依存するが、いずれにしても、この
リーク電流は測定温度の増加に伴い増大するようにな
る。
【００１４】半導体デバイスの動作においては、動作温
度は１５０℃程度まで保証することが必要である。特
に、ロジック混載メモリーデバイスでは、上述したＭＩ
Ｍ構造のキャパシタにおいて、動作温度が高くなっても
容量絶縁膜中のリーク電流の増加を抑制することが強く
要求される。このデバイスでは、リーク電流の増加がそ
の動作に大きく影響するからである。
【００１５】本発明の主目的は、ＭＩＭ構造のキャパシ
タのリーク電流の温度依存性を小さくし、更にその信頼
性を向上させることにある。また、本発明の他の目的
は、高誘電率である金属酸化物の材料を容量絶縁膜とす
るキャパシタにおいて、簡便な手法でもってその容量値
を向上させることにある。
【００１６】
【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上に下部電極、容量絶縁膜およ
び上部電極を順次積層して形成したキャパシタを有し、
前記下部電極と上部電極とは金属膜で構成され、前記容
量絶縁膜は第１の誘電体膜と第２の誘電体膜の積層膜で
構成されている。ここで、前記第１の誘電体膜は前記下
部電極あるいは上部電極と前記第２の誘電体膜との間に
介在し、前記第１の誘電体膜中の電子の流れがＦｏｗｌ
ｅｒ Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎ）トンネル電流機構あ
るいは直接トンネル電流機構となる。このような第１の
誘電体膜としてはアルミナ膜が用いられる。
【００１７】このようなＭＩＭ構造のキャパシタにする
ことで、このキャパシタ使用時での容量絶縁膜中のリー
ク電流の温度依存性は皆無になる。そして、このＭＩＭ
構造のキャパシタを有する半導体装置の動作が非常に安
定するようになる。
【００１８】そして、本発明の半導体装置では、前記第
２の誘電体膜は、Ｔａ2 Ｏ5 膜、ＺｒＯ2 膜、ＨｆＯ2
膜、ＳｒＴｉＯ3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あるい
はＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜の金属酸化膜で構成されて
いる。
【００１９】また、本発明の半導体装置の製造方法は、
半導体基板上にキャパシタの下部電極を金属膜で形成し
原子層化学気相成長（ＡＬＣＶＤ）法でもって前記下部
電極を被覆する容量絶縁膜を形成する工程と、前記容量
絶縁膜上にキャパシタの上部電極を形成する工程とを含
む。この容量絶縁膜は、Ｔａ2 Ｏ5 膜、ＺｒＯ2 膜、Ｈ
ｆＯ2 膜、ＳｒＴｉＯ3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜
あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜である。
【００２０】あるいは、本発明の半導体装置の製造方法
では、前記容量絶縁膜は第１の誘電体膜と第２の誘電体
膜の積層膜で構成され、原子層化学気相成長（ＡＬＣＶ
Ｄ）法でもって前記第１の誘電体膜を前記下部電極上あ
るいは前記第２の誘電体膜上に被着させる。ここで、前
記第１の誘電体膜はアルミナ膜であり、前記第２の誘電
体膜は金属酸化膜で構成される。そして、前記金属酸化
膜は、Ｔａ2 Ｏ5 膜、ＺｒＯ2 膜、ＨｆＯ2 膜、ＳｒＴ
ｉＯ3 膜、（Ｂａ，Ｓｒ）ＴｉＯ3 膜あるいはＰｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 膜である。
【００２１】上述したようなＡＬＣＶＤ法で容量絶縁膜
を成膜すると、それぞれの組成の制御が非常に向上す
る。また、この方法であると、成膜の段差被覆性が非常
に高くなり、絶縁性に優れた高品質の容量絶縁膜が容易
に形成できる。そして、この方法で形成する金属酸化膜
では酸素欠損の問題が解消するようになり、その後の酸
素雰囲気での高誘電率膜の熱処理工程が不要になる。こ
のようにして、信頼性が高くしかも容量値の高いキャパ
シタが容易に製造できるようになる。
【００２２】あるいは、本発明の半導体装置の製造方法
では、前記第１の誘電体膜を被着させる工程において、
トリメチルアルミニウム（ＴＭＡ）と酸化ガスとを反応
ガスとした原子層化学気相成長（ＡＬＣＶＤ）法でアル
ミナ膜を形成する。
【００２３】そして、本発明の半導体装置の製造方法で
は、前記金属膜は金属酸化物あるいは金属窒化物で構成
される。前記金属酸化物、金属窒化物は、ＲｕＯ2 、Ｉ
ｒＯ 2 、ＴｉＮ、ＴａＮあるいはＷＮである。
【００２４】このようにすると、下部電極と第１の誘電
体膜あるいは容量絶縁膜との密着性が非常に向上する。
また、半導体装置を構成する層間絶縁膜と第１の誘電体
膜あるいは容量絶縁膜との密着性も大幅に向上し、高品
質のキャパシタが形成できるようになる。
【００２５】このように、本発明では、金属酸化膜のよ
うな高誘電率材料を容量絶縁膜に用いるＭＩＭ構造のキ
ャパシタにおいて、下部電極あるいは上部電極と高誘電
率材料との間に膜中の電子の流れがＦｏｗｌｅｒ Ｎｏ
ｒｄｈｅｉｍ（Ｆ−Ｎ）トンネル電流機構あるいは直接
トンネル電流機構となる絶縁膜を介在させる。ここで、
上記容量絶縁膜を原子層化学気相成長（ＡＬＣＶＤ）法
で形成する。
【００２６】このために、本発明では、ＭＩＭ構造のキ
ャパシタを搭載した半導体装置の動作が非常に安定する
ようになる。また、上記電極あるいは層間絶縁膜から容
量絶縁膜がはがれるようなことは皆無になり、高品質の
半導体装置が製造できるようになる。
【００２７】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１乃至図５で説明する。この第１の実施の形
態でもって本発明の構成の特徴を説明する。ここで、図
１乃至図３は、本発明のスタック型のキャパシタの平面
図とその断面図である。図１（ａ）は模式化したスタッ
ク型のキャパシタの平面図であり、簡単化のため下部電
極と容量絶縁膜と上部電極とが示されている。図１
（ｂ）は、図１（ａ）に記すＡ−Ｂでの断面図である。
そして、図２と図３は上記キャパシタの一部の拡大図と
なっている。また、図４と図５では、本発明でのキャパ
シタの容量絶縁膜の形成方法を示す。
【００２８】以下、図１（ａ）と図１（ｂ）とを一緒に
して説明する。従来の技術で説明したのと同様に、導電
型がＰ型のシリコン基板１表面の所定の領域に導電型が
Ｎ型の拡散層２が形成され、シリコン基板１上の層間絶
縁膜３の一部が開口されプラグ４が形成されている。そ
して、下部電極５が直接に層間絶縁膜３に被着するよう
に形成され、下部電極５と拡散層２とはプラグ４で電気
接続される。ここで、層間絶縁膜はシリコン酸化膜で構
成され、プラグ４は窒化チタン（ＴｉＮ）のバリア膜と
タングステンとで構成され、下部電極５は二酸化ルテニ
ウムの金属膜で構成される。
【００２９】そして、層間絶縁膜３表面および下部電極
５表面に第１の誘電体膜として極薄のバリア絶縁層６が
被着される。ここで、このバリア絶縁層６として、膜厚
が１ｎｍ〜５ｎｍのアルミナ膜が用いられている。この
アルミナ膜の比誘電率は１０程度である。この場合の膜
中の電流は、Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ（Ｆ−
Ｎ）トンネル電流あるいは直接トンネル電流機構とな
る。
【００３０】そして、第２の誘電体膜として、バリア絶
縁層６に被着する高誘電率膜７が形成される。このバリ
ア絶縁層６と高誘電率膜７とが容量絶縁膜８を構成する
ことになる。ここで、高誘電率膜７は膜厚１０ｎｍ程度
の五酸化タンタル（Ｔａ2 Ｏ 5 ）である。この五酸化タ
ンタル膜の比誘電率は２５程度になる。
【００３１】そして、全体を被覆するように上部電極７
が形成される。なお、この上部電極７もタングステン等
の金属膜で構成される。このようにして、ＭＩＭ構造の
キャパシタが形成されている。
【００３２】次に、図１（ｂ）に示す点線円１０部位と
点線円１１部位を拡大して本発明の特徴を更に説明す
る。図２（ａ）が点線円１０部位を拡大した断面図であ
り、図２（ｂ）が点線円１１部位を拡大した断面図であ
る。
【００３３】図２（ａ）に示すように、下部電極５上に
積層してバリア絶縁層６と高誘電率膜７とが形成され、
上記高誘電率膜７表面に上部電極９が形成される。ここ
で、下部電極５および上部電極９は金属膜であるが、下
部電極５はＲｕＯ2 膜の他にＩｒＯ2 膜、ＲｕＯ2 膜／
Ｒｕ膜（Ｒｕ膜上にＲｕＯ2 膜を堆積した積層膜）、Ｉ
ｒＯ2 膜／Ｉｒ膜でもよい。あるいは、下部電極５とし
てＴｉＮ膜、ＴａＮ膜、ＷＮ膜を用いてもよい。更に
は、ＴｉＮ膜、ＴａＮ膜でその表面をコーティングした
金属膜でもよい。そして、上部電極９には、上記金属膜
の他にタングステン等の高融点金属を用いてもよい。
【００３４】また、バリア絶縁層６は、上述したように
Ｆ−Ｎトンネル電流あるいは直接トンネル電流機構を有
する絶縁膜である。このバリア絶縁層６としてシリコン
オキシナイトライド（ＳｉＯＮ）膜でもよい。ここで、
上述したような下部電極５とバリア絶縁層６との密着性
が高くなるような材料が用いられる。そして、高誘電率
膜７としては、Ｔａ2 Ｏ5 膜の他に、二酸化ジルコニウ
ム（ＺｒＯ2 ）、二酸化ハフニウム（ＨｆＯ2 ）、ＳＴ
Ｏ（ＳｒＴｉＯ3 ）膜、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ
3 ）膜あるいはＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）膜等
の金属酸化膜を用いる。
【００３５】また、図２（ｂ）に示すように、層間絶縁
膜３上に積層してバリア絶縁層６と高誘電率膜７とが形
成され、上記高誘電率膜７表面に上部電極９が形成され
る。ここで、層間絶縁膜３は、二酸化シリコン膜の他に
Ｓｉ−Ｏ結合ベースの絶縁膜であってもよい。そのよう
な絶縁膜としては、シルセスキオキサン類であるハイド
ロゲンシルセスキオキサン（Hydrogen Silsesquioxan
e）、メチルシルセスキオキサン（Methyl Silsesquiox
ane）、メチレーテッドハイドロゲンシルセスキオキサ
ン（Methylated Hydrogen Silsesquioxane）あるいはフ
ルオリネーテッドシルセスキオキサン（Furuorinated
Silsesquioxane）のような低誘電率膜がある。
【００３６】ここで、重要なことは、バリア絶縁層６と
して上述したような層間絶縁膜３との密着性が高くなる
ような材料を用いることである。上述したアルミナ膜と
上記層間絶縁膜との密着性は非常に高い。
【００３７】本発明における容量絶縁膜の別の構成につ
いて、図３に基づいて説明する。図３も、図１に示すよ
うなＭＩＭ構造のキャパシタでの図２と同様に拡大した
断面図である。図３（ａ）では、下部電極５表面に被着
して高誘電率膜７が形成される。そして、この高誘電率
膜７表面にバリア絶縁層６ａが形成され、このバリア絶
縁層６ａ上に上部電極９が形成される。
【００３８】また、図３（ｂ）では、下部電極５表面に
被着してバリア絶縁層６が形成され、バリア絶縁層６上
に高誘電率膜７とバリア絶縁層６ａが積層して形成され
る。そして、このバリア絶縁層６ａ上に上部電極９が形
成される。
【００３９】上記のようなＭＩＭ構造のキャパシタにお
いて、下部電極５、バリア絶縁層６，６ａ、高誘電率膜
７および上部電極９の材料は、図２（ａ）で説明したも
のと同じである。
【００４０】次に、図１で説明したＭＩＭ構造のキャパ
シタを構成するバリア絶縁層６と高誘電率膜７の形成方
法について、図４と図５に基づいて説明する。
【００４１】図４（ａ）は、層間絶縁膜３表面および下
部電極５表面にバリア絶縁層６を形成した後の断面図で
ある。ここで、このバリア絶縁層６は、原子層化学気相
成長（ＡＬＣＶＤ；Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で
形成する。この場合の装置としては、マルチチャンバー
成膜装置を用いる。ＡＬＣＶＤでの成膜においては、チ
ャンバー（反応室）内には反応ガスをパルス状にしかも
断続的に導入する。このような反応ガスの導入のガスシ
ーケンスを図４（ｂ）に示す。なお、成膜する半導体ウ
ェーハは、チャンバー内で温度が２００℃〜３５０℃の
基板上に載置されている。
【００４２】図４（ｂ）に示すように、チャンバー内に
雰囲気ガスを導入し、チャンバー内のガス圧力を１００
Ｐａ程度にする。ここで、雰囲気ガスとしては窒素ガ
ス、アルゴン等の不活性ガスを用いる。そして、ＴＭＡ
（トリメチルアルミニウム）ガスをパルス形態にチャン
バー内に導入する。このＴＭＡガスのパルス状の断続的
な導入で、層間絶縁膜３表面および下部電極５表面にＴ
ＭＡあるいはその活性種を化学吸着させる。ここでの化
学吸着は一原子層である。
【００４３】ここで、ＴＭＡのアルミ原子は酸素原子あ
るいは窒素原子と結合して化学吸着する。このために、
下部電極５としては図２（ａ）のところで説明したよう
な金属酸化物あるいは金属窒化物で導電性のある金属膜
を用いる必要がある。また、層間絶縁膜３はシリコン酸
化膜系の絶縁膜であるので、ＴＭＡは容易にその表面に
も化学吸着するようになる。
【００４４】次に、図４（ｂ）に示すように、ＴＭＡガ
スを遮断しパージガスをパルス形態でチャンバー内に導
入し、チャンバー内のＴＭＡガスを排気し除去する。こ
こで、パージガスとしては、窒素ガス、アルゴンガス、
ヘリウムガスを用いる。
【００４５】そして、パージガスを遮断して、酸化ガス
をチャンバー内にパルス形態で導入する。この酸素ガス
は、層間絶縁膜３表面および下部電極５表面に吸着した
上記ＴＭＡあるいはその活性種と熱反応し原子層レベル
のアルミナ膜を成膜させることになる。なお、酸化ガス
としてはオゾン（Ｏ3 ）を用いる。そして、再びパージ
ガスをパルス形態でチャンバー内に導入する。
【００４６】上述したようなＴＭＡあるいはその活性種
の吸着とその酸化とを単位サイクルとして原子層レベル
のアルミナ膜を形成し、このサイクルを繰り返してバリ
ア絶縁層６の膜厚を制御する。ここで、単位サイクルは
１秒程度であり、上記原子層レベルのアルミナ膜の膜厚
は０．１〜０．２ｎｍである。そこで、上述したＡＬＣ
ＶＤ法において、上記１０サイクルあるいは２０サイク
ル繰り返す。このようにして、膜厚が１ｎｍ〜５ｎｍの
アルミナ膜を形成しバリア絶縁層６とする。
【００４７】このＡＬＣＶＤ法での基板の温度の設定は
重要である。下部電極５を酸化させないことが必要にな
るからである。ＲｕＯ2 膜のように導電性のある金属酸
化物では問題が生じないが、ＴｉＮ膜、ＴａＮ膜のよう
な金属窒化物ではその酸化を防止する必要がある。ここ
で、ＴｉＮ膜の酸化は４５０℃以上、ＴａＮ膜の酸化は
５００℃以上でそれぞれ起こる。そこで、ＡＬＣＶＤ法
での基板温度は４００℃以下に設定するとよい。
【００４８】上述したようなＡＬＣＶＤ法により、層間
絶縁膜３表面および下部電極５表面に対して非常に高い
密着性を有するバリア絶縁層６が形成できるようにな
る。
【００４９】次に、上述したバリア絶縁層６上に高誘電
率膜７を形成する。図５（ａ）は、層間絶縁膜３表面お
よび下部電極５表面上のバリア絶縁層６表面に被着する
ように高誘電率膜７を成膜した後の断面図である。
【００５０】ここで、この高誘電率膜７を上述したＡＬ
ＣＶＤ法で形成する場合を説明する。この場合に、上述
したマルチチャンバー成膜装置のうち別のチャンバー
（反応室）内に反応ガスをパルス状にしかも断続的に導
入する。このような反応ガスの導入のガスシーケンスを
図５（ｂ）に示している。なお、この場合も成膜する半
導体ウェーハは、上記チャンバー内で温度が２００℃〜
３５０℃の基板上に載置されている。
【００５１】図５（ｂ）に示すように、チャンバー内に
雰囲気ガスを導入し、チャンバー内のガス圧力を２００
Ｐａ程度にする。そして、ソースガスとして四塩化タン
タル（ＴａＣｌ4 ）ガスをパルス形態にチャンバー内に
導入する。このソースガスのパルス状の断続的な導入
で、バリア絶縁層６表面にＴａ原子あるいはタンタルの
塩化物を化学吸着させる。ここでの化学吸着は一原子層
あるいは数原子層である。ここで、Ｔａ原子は酸素に対
して化学吸着するために、バリア絶縁層６表面に容易に
化学吸着する。
【００５２】次に、図５（ｂ）に示すように、ソースガ
スを遮断しパージガスをパルス形態でチャンバー内に導
入し、チャンバー内のソースガスを排気し除去する。そ
して、パージガスを遮断して、酸化ガスをチャンバー内
にパルス形態で導入する。この酸化ガスは、上記吸着し
たＴａ原子と熱反応し原子層レベルの五酸化タンタル膜
を成膜させることになる。なお、酸化ガスとしては水
（Ｈ2 Ｏ）、オゾン等を用いる。そして、再びパージガ
スをパルス形態でチャンバー内に導入する。上述したよ
うなＴａ原子の吸着とその酸化とを単位サイクルとして
原子層レベルあるいは数原子層レベルの酸化タンタルを
形成し、このサイクルを繰り返して高誘電率膜７の膜厚
を制御する。ここで、五酸化タンタル膜の成膜速度は５
ｎｍ／ｍｉｎ程度である。このために、膜厚が１０ｎｍ
の五酸化タンタル膜を形成する場合には、成膜時間は２
ｍｉｎ程度となる。
【００５３】上述したようなＡＬＣＶＤ法でバリア絶縁
層６と高誘電率膜７を成膜すると、それぞれの組成の制
御が非常に向上する。また、この方法であると、成膜の
段差被覆性が非常に高くなり、絶縁性に優れた高品質の
容量絶縁膜が容易に形成できる。そして、この方法で形
成する高誘電率膜では酸素欠損の問題が解消するように
なり、その後の酸素雰囲気での高誘電率膜の熱処理工程
が不要になる。上記の効果は、高誘電率膜が五酸化タン
タル膜の場合に限らず、図２の説明の中で示した金属酸
化膜の場合にも同様に生じる。
【００５４】次に、本発明の第２の実施の形態について
図６と図７を参照して説明する。この実施の形態は、
０．１０μｍの設計基準で製造するロジックデバイスに
ＭＩＭ構造のキャパシタが形成される場合である。ここ
で、本発明の容量絶縁膜中のリーク電流において生じる
効果を具体的に示す。
【００５５】図６（ａ）に示すように、導電型がＰ型の
シリコン基板２１表面に素子分離領域２２をＳＴＩ（Ｓ
ｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法
で形成する。そして、シリコン基板２１上にゲート絶縁
膜を介して多結晶シリコン層２３を形成し、この多結晶
シリコン層２３の側壁に公知の方法でサイドウォール絶
縁膜２４を形成する。
【００５６】そして、導電型がＮ型のソース・ドレイン
拡散層２５をイオン注入と熱処理とで形成する。更にサ
リサイド技術で多結晶シリコン層２３の表面とソース・
ドレイン拡散層２５の表面に選択的にシリサイド層２６
を形成する。ここで、シリサイド層２６はコバルトシリ
サイドで形成される。
【００５７】次に、シリコン窒化膜で保護絶縁膜２７を
形成し、シリコン酸化膜で第１層間絶縁膜２８を積層し
て形成する。そして、第１層間絶縁膜２８の所定の領域
を開口しプラグ２９を形成する。ここで、プラグ２９は
タングステンで構成される。
【００５８】次に、エッチングストッパー層３０と第２
層間絶縁膜３１を積層して堆積させる。ここで、エッチ
ングストッパー層３０は薄いシリコン窒化膜であり、第
２層間絶縁膜３１はシリコン酸化膜である。
【００５９】この第２層間絶縁膜３１の所定の領域を反
応性イオンエッチング（ＲＩＥ）でドライエッチングし
容量用開孔３２を形成する。ここで、エッチングストッ
パー層３０は、上記ＲＩＥにおけるドライエッチングか
らプラグ２９を保護する。そして、続くドライエッチン
グでエッチングストッパー層３０を選択的に除去して上
記容量用開孔３２は形成される。
【００６０】次に、図６（ｂ）に示すように、容量用開
孔３２の内面に沿って下部電極３３を形成する。この下
部電極３３はプラグ２９と接続している。ここで、下部
電極３３は膜厚が２０ｎｍ程度のＴｉＮ膜で構成され
る。
【００６１】次に、図７（ａ）に示すように、下部電極
３３および第２層間絶縁膜３１表面に、第１の実施の形
態で説明したように、バリア絶縁層３４を膜厚２ｎｍの
アルミナ膜で形成し、更に、高誘電率膜３５を膜厚１０
ｎｍの五酸化タンタルで形成する。
【００６２】次に、図７（ｂ）に示すように、高誘電率
膜３５上にバリア導電層３６とタングステン膜３７を形
成し、公知のフォトリソグラフィ技術とドライエッチン
グ技術とでパターニングし上部電極３８とする。このよ
うにして、ＭＩＭ構造のキャパシタの基本構造が完成す
る。
【００６３】このようにして形成したＭＩＭ構造のキャ
パシタのリーク電流について詳細に調べた。その結果を
図８で説明する。ここで、図８では、横軸に下部電極３
３と上部電極３８間に印加する電圧をとっている。具体
的には、ソース・ドレイン拡散層２５およびシリコン基
板２１を接地電位にし、上部電極３８に正負の電圧を印
加している。そして、縦軸に容量（絶縁）膜中のリーク
電流Ｊをとっている。また、測定温度をパラメーターと
して室温（２５℃）、８５℃、１２５℃にしている。
【００６４】図８から判るように、本発明では、容量膜
中のリーク電流は全く測定温度に依存しなくなる。これ
は、バリア絶縁層３４中を流れる電流に温度依存性が全
く無くなるからである。ここで、バリア絶縁層３４中の
電子の流れは、ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ（Ｆ−
Ｎ）トンネル電流あるいは直接トンネル電流機構にな
る。
【００６５】比較として、従来のＭＩＭ構造のキャパシ
タの場合について説明する。従来の技術の構造は図９に
示している。ここで、下部電極３３上に高誘電率膜３５
を被着させる他は、第２の実施の形態で説明したのと同
じ構成である。すなわち、下部電極３３上に高誘電率膜
３５が膜厚１０ｎｍの五酸化タンタルで形成され、高誘
電率膜３５上にバリア導電層３６とタングステン膜３７
とで上部電極３８が形成されている。
【００６６】このようにして形成したＭＩＭ構造のキャ
パシタのリーク電流の結果を図１０で説明する。ここ
で、図１０では、横軸に下部電極３３と上部電極３８間
に印加する電圧をとり、縦軸に容量（絶縁）膜中のリー
ク電流Ｊをとっている。また、測定温度をパラメーター
として室温（２５℃）、８５℃、１２５℃にしている。
図１０から判るように、従来の構造では、容量膜中のリ
ーク電流は測定温度に大きく依存する。すなわち、測定
温度が上がるとリーク電流が増大するようになる。これ
は、図１２に説明した特性の具体例となっている。
【００６７】第２の実施の形態では、バリア絶縁層３４
が下部電極３３表面に形成される場合について説明して
いるが、第１の実施の形態で図３に基づいて説明したの
と同様に、バリア絶縁層が高誘電率膜と上部電極間に介
在する場合、あるいは、バリア絶縁層が下部電極と高誘
電率膜間および上部電極と高誘電率膜間に介在する場合
でも、容量絶縁膜中のリーク電流の温度依存性は消滅す
る。
【００６８】以上の実施の形態においては、下部電極あ
るいは上部電極に用いる金属膜として、オスミウム（Ｏ
ｓ）もしくはその酸化物あるいはレニウム（Ｒｅ）、白
金（Ｐｔ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）を
用いてもよい。しかし、上述したＡＬＣＶＤ法でバリア
絶縁層を形成する場合には、上記レニウム、白金、パラ
ジウム、ロジウム等の金属膜の表面に酸素あるいは水酸
基を吸着させておく必要がある。また金属膜としては、
チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒ
ｕ）、イリジウム（Ｉｒ）を用いてもよい。更には、導
電性のある金属化合物を用いてもよい。このような金属
化合物としては、上述した金属酸化物、金属窒化物の他
に、金属の酸窒化物、炭化物等がある。
【００６９】あるいは、下部電極あるいは上部電極を構
成する金属膜として、異種の金属膜を積層して用いても
よい。
【００７０】また、上記の実施の形態では、バリア絶縁
層としてアルミナ膜、ＳｉＯＮ膜について説明したが、
バリア絶縁層はＦ−Ｎトンネル電流あるいは直接トンネ
ル電流機構を有する絶縁膜であればよい。
【００７１】また、上記の実施の形態では、ＡＬＣＶＤ
法で五酸化タンタル膜を形成する場合について詳述し
た。このＡＬＣＶＤ法で高誘電率膜である二酸化ジリコ
ニウム（ＺｒＯ2 ）、二酸化ハフニウム（ＨｆＯ2 ）、
ＳＴＯ（ＳｒＴｉＯ3 ）膜、ＢＳＴ（（Ｂａ，Ｓｒ）Ｔ
ｉＯ3 ）膜を成膜する場合には、図５（ｂ）に示したソ
ースガスとして、それぞれ、塩化ジルコニウムあるいは
Ｚｒのアルコラート、塩化ハフニウム、ストロンチウム
ＤＲＭ、バリウムＤＲＭ、塩化チタンを用いるとよい。
【００７２】上記の高誘電率膜の比誘電率は、二酸化ジ
リコニウム（ＺｒＯ2 ）でその比誘電率は２５、二酸化
ハフニウム（ＨｆＯ2 ）で３０、ＳＴＯ（ＳｒＴｉＯ
3 ）膜で１００、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）膜
で３００程度と安定して容量値の高い容量絶縁膜とな
る。なお、この場合の成膜温度は上述したような２００
℃〜３５０℃でよい。
【００７３】また、上述したＡＬＣＶＤ法で上記のよう
な金属酸化膜を成膜すると、この金属酸化膜をＭＩＭ構
造のキャパシタの容量絶縁膜として使用できるようにな
る。なお、このような金属酸化膜は異種のものを積層し
て用いてもよい。
【００７４】
【発明の効果】以上に説明したように、本発明の主要部
では、金属酸化膜のような高誘電率材料を容量絶縁膜に
用いるＭＩＭ構造のキャパシタにおいて、キャパシタの
下部電極あるいは上部電極と上記高誘電率材料との間
に、膜中の電子の流れがＦｏｗｌｅｒ Ｎｏｒｄｈｅｉ
ｍ（Ｆ−Ｎ）トンネル電流機構あるいは直接トンネル電
流機構となる絶縁膜をバリア絶縁層として介在させる。
あるいは、上記バリア絶縁層あるいは容量絶縁膜を原子
層化学気相成長（ＡＬＣＶＤ）法で形成する。
【００７５】このために、本発明では、容量絶縁膜の組
成の制御が非常に向上すると共に、成膜の段差被覆性が
非常に高くなる。そして、高い誘電率で絶縁性に優れ、
動作温度依存性の小さな高品質の容量絶縁膜が容易に形
成できる。
【００７６】このようにして、ＭＩＭ構造のキャパシタ
を搭載した半導体装置の動作が非常に安定するようにな
る。そして、高誘電率膜をキャパシタの容量絶縁膜とし
た、信頼性の高いスタック型のキャパシタが可能にな
り、半導体装置の超高集積化および高密度化が大幅に促
進される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのＭ
ＩＭ構造キャパシタの平面図とその断面図である。
【図２】上記ＭＩＭ構造キャパシタの一部拡大した断面
図である。
【図３】別のＭＩＭ構造キャパシタの一部拡大した断面
図である。
【図４】本発明の容量絶縁膜の成膜方法を説明するため
のキャパシタ断面図と反応ガスの導入シーケンス図であ
る。
【図５】本発明の容量絶縁膜の成膜方法を説明するため
のキャパシタ断面図と反応ガスの導入シーケンス図であ
る。
【図６】本発明の第２の実施の形態を説明するためのＭ
ＩＭ構造キャパシタの製造工程順の断面図である。
【図７】上記ＭＩＭ構造キャパシタの製造工程の続きを
示す工程順の断面図である。
【図８】本発明の効果を説明するためのグラフである。
【図９】本発明の第２の実施の形態と対比するための従
来のＭＩＭ構造キャパシタの断面図である。
【図１０】上記従来のＭＩＭ構造キャパシタの容量絶縁
膜中のリーク電流を示すグラフである。
【図１１】従来の技術で形成したＭＩＭ構造キャパシタ
の平面図と断面図である。
【図１２】従来の技術での課題を説明するための容量膜
中のリーク電流の測定温度依存性を示すグラフである。
【符号の説明】
１，２１，１０１ シリコン基板 ２，１０２ 拡散層 ３，１０３ 層間絶縁膜 ４，２９，１０４ プラグ ５，３３，１０５ 下部電極 ６，６ａ，３４ バリア絶縁層 ７，３５ 高誘電率膜 ８，１０６ 容量絶縁膜 ９，３８，１０７ 上部電極 １０，１１ 点線円 ２２ 素子分離領域 ２３ 多結晶シリコン層 ２４ サイドウォール絶縁膜 ２５ ソース・ドレイン拡散層 ２６ シリサイド層 ２７ 保護絶縁膜 ２８ 第１層間絶縁膜 ３０ エッチングストッパー層 ３１ 第２層間絶縁膜 ３２ 容量用開孔 ３６ バリア導電層 ３７ タングステン膜
フロントページの続き Ｆターム(参考） 5F083 AD24 AD42 GA06 JA03 JA05 JA06 JA14 JA15 JA17 JA35 JA38 JA39 JA40 JA43 MA06 MA17 NA01 PR21

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に下部電極、容量絶縁膜お
    よび上部電極を順次積層して形成したキャパシタを有
    し、前記下部電極と上部電極とは金属膜で構成され、前
    記容量絶縁膜は第１の誘電体膜と第２の誘電体膜の積層
    膜で構成され、前記第１の誘電体膜は前記下部電極ある
    いは上部電極と前記第２の誘電体膜との間に介在し、前
    記第１の誘電体膜中の電子の流れがＦｏｗｌｅｒ Ｎｏ
    ｒｄｈｅｉｍ（Ｆ−Ｎ）トンネル電流機構あるいは直接
    トンネル電流機構となることを特徴とする半導体装置。
  2. 【請求項２】 前記第１の誘電体膜はアルミナ膜である
    ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第２の誘電体膜が金属酸化膜で構成
    されていることを特徴とする請求項１または請求項２記
    載の半導体装置。
  4. 【請求項４】 前記金属酸化膜はＴａ2 Ｏ5 膜、ＺｒＯ
    2 膜、ＨｆＯ2 膜、ＳｒＴｉＯ3 膜、（Ｂａ，Ｓｒ）Ｔ
    ｉＯ3 膜あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜であること
    を特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 半導体基板上にキャパシタの下部電極を
    金属膜で形成し原子層化学気相成長（ＡＬＣＶＤ）法で
    もって前記下部電極を被覆する容量絶縁膜を形成する工
    程と、前記容量絶縁膜上にキャパシタの上部電極を形成
    する工程と、を含むことを特徴とする半導体装置の製造
    方法。
  6. 【請求項６】 前記容量絶縁膜は第１の誘電体膜と第２
    の誘電体膜の積層膜で構成され、原子層化学気相成長
    （ＡＬＣＶＤ）法でもって前記第１の誘電体膜を前記下
    部電極上あるいは前記第２の誘電体膜上に被着させるこ
    とを特徴とする請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 前記第１の誘電体膜はアルミナ膜であ
    り、前記第２の誘電体膜は金属酸化膜で構成されること
    を特徴とする請求項６記載の半導体装置の製造方法。
  8. 【請求項８】 前記金属酸化膜はＴａ2 Ｏ5 膜、ＺｒＯ
    2 膜、ＨｆＯ2 膜、ＳｒＴｉＯ3 膜、（Ｂａ，Ｓｒ）Ｔ
    ｉＯ3 膜あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜であること
    を特徴とする請求項７記載の半導体装置。
  9. 【請求項９】 前記第１の誘電体膜を被着させる工程に
    おいて、トリメチルアルミニウム（ＴＭＡ）と酸化ガス
    とを反応ガスとした原子層化学気相成長（ＡＬＣＶＤ）
    法でアルミナ膜を形成することを特徴とする請求項６、
    請求項７または請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 前記容量絶縁膜はＴａ2 Ｏ5 膜、Ｚｒ
    Ｏ2 膜、ＨｆＯ2 膜、ＳｒＴｉＯ3 膜、（Ｂａ，Ｓｒ）
    ＴｉＯ3 膜またはＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜であること
    を特徴とする請求項５記載の半導体装置の製造方法。
  11. 【請求項１１】 前記金属膜は金属酸化物あるいは金属
    窒化物で構成されることを特徴とする請求項５から請求
    項１０のうち１つの請求項に記載の半導体装置の製造方
    法。
  12. 【請求項１２】 前記金属酸化物、金属窒化物は、Ｒｕ
    Ｏ2 、ＩｒＯ2 、ＴｉＮ、ＴａＮあるいはＷＮであるこ
    とを特徴とする請求項１１記載の半導体装置の製造方
    法。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100908A (ja) * 2001-09-14 2003-04-04 Hynix Semiconductor Inc 高誘電膜を備えた半導体素子及びその製造方法
JP2004296814A (ja) * 2003-03-27 2004-10-21 Elpida Memory Inc 金属酸化膜の形成方法
JP2005064522A (ja) * 2003-08-13 2005-03-10 Samsung Electronics Co Ltd 半導体装置のキャパシタおよびそれを備えるメモリ装置
US6875667B2 (en) 2002-10-10 2005-04-05 Nec Electronics Corporation Method for forming capacitor
US6903398B2 (en) 2002-12-27 2005-06-07 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US6982472B2 (en) 2003-02-28 2006-01-03 Kabushiki Kaisha Toshiba Semiconductor device and capacitor
JP2006135339A (ja) * 2004-11-08 2006-05-25 Hynix Semiconductor Inc ジルコニウム酸化膜を有する半導体素子のキャパシタ及びその製造方法
US7053432B2 (en) * 2000-08-31 2006-05-30 Micron Technology, Inc. Enhanced surface area capacitor fabrication methods
US7095072B2 (en) 2003-01-16 2006-08-22 Nec Electronics Corporation Semiconductor device with wiring layers forming a capacitor
US7109542B2 (en) 2000-08-31 2006-09-19 Micron Technology, Inc. Capacitor constructions having a conductive layer
US7112503B1 (en) 2000-08-31 2006-09-26 Micron Technology, Inc. Enhanced surface area capacitor fabrication methods
CN1319128C (zh) * 2003-01-02 2007-05-30 上海华虹（集团）有限公司 一种高介电栅堆层结构
JP2007141904A (ja) * 2005-11-15 2007-06-07 Elpida Memory Inc キャパシタおよびその製造方法
JP2008515234A (ja) * 2004-09-30 2008-05-08 東京エレクトロン株式会社 不動態化された金属層を形成する方法及びシステム
US7440255B2 (en) 2003-07-21 2008-10-21 Micron Technology, Inc. Capacitor constructions and methods of forming
US7834419B2 (en) 2005-12-08 2010-11-16 Panasonic Corporation Semiconductor device and method for fabricating the same
US8203176B2 (en) 2007-03-08 2012-06-19 Renesas Electronics Corporation Dielectric, capacitor using dielectric, semiconductor device using dielectric, and manufacturing method of dielectric
JP2013089964A (ja) * 2011-10-21 2013-05-13 Imec Ｒｕ含有酸素拡散バリア
US8901657B1 (en) * 2009-08-14 2014-12-02 Triquint Semiconductor, Inc. Integrated capacitor having an overhanging top capacitor plate
JP2015039025A (ja) * 2014-10-17 2015-02-26 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7101795B1 (en) 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US6596643B2 (en) * 2001-05-07 2003-07-22 Applied Materials, Inc. CVD TiSiN barrier for copper integration
JP3863391B2 (ja) * 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
US9051641B2 (en) 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US20090004850A1 (en) 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US7049226B2 (en) * 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
US6916398B2 (en) 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US7204886B2 (en) 2002-11-14 2007-04-17 Applied Materials, Inc. Apparatus and method for hybrid chemical processing
US7780785B2 (en) * 2001-10-26 2010-08-24 Applied Materials, Inc. Gas delivery apparatus for atomic layer deposition
US7081271B2 (en) 2001-12-07 2006-07-25 Applied Materials, Inc. Cyclical deposition of refractory metal silicon nitride
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
US6833161B2 (en) 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
KR100455287B1 (ko) * 2002-02-28 2004-11-06 삼성전자주식회사 반도체 장치의 커패시터, 그 제조방법 및 상기 커패시터를채용하고 있는 전자 소자
US6972267B2 (en) 2002-03-04 2005-12-06 Applied Materials, Inc. Sequential deposition of tantalum nitride using a tantalum-containing precursor and a nitrogen-containing precursor
KR100476556B1 (ko) * 2002-04-11 2005-03-18 삼성전기주식회사 압전트랜스 장치, 압전트랜스 하우징 및 그 제조방법
US7279432B2 (en) 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
US7105065B2 (en) * 2002-04-25 2006-09-12 Micron Technology, Inc. Metal layer forming methods and capacitor electrode forming methods
US7264846B2 (en) * 2002-06-04 2007-09-04 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US7910165B2 (en) * 2002-06-04 2011-03-22 Applied Materials, Inc. Ruthenium layer formation for copper film deposition
US7404985B2 (en) * 2002-06-04 2008-07-29 Applied Materials, Inc. Noble metal layer formation for copper film deposition
US7186385B2 (en) 2002-07-17 2007-03-06 Applied Materials, Inc. Apparatus for providing gas to a processing chamber
KR100475116B1 (ko) * 2002-11-12 2005-03-11 삼성전자주식회사 산화알루미늄/산화하프늄 복합유전막을 가지는 반도체메모리 소자의 커패시터 및 그 제조 방법
US7425493B2 (en) 2002-08-17 2008-09-16 Samsung Electronics Co., Ltd. Methods of forming dielectric structures and capacitors
US6784049B2 (en) * 2002-08-28 2004-08-31 Micron Technology, Inc. Method for forming refractory metal oxide layers with tetramethyldisiloxane
US7030042B2 (en) 2002-08-28 2006-04-18 Micron Technology, Inc. Systems and methods for forming tantalum oxide layers and tantalum precursor compounds
US7244683B2 (en) 2003-01-07 2007-07-17 Applied Materials, Inc. Integration of ALD/CVD barriers with porous low k materials
KR20060079144A (ko) 2003-06-18 2006-07-05 어플라이드 머티어리얼스, 인코포레이티드 배리어 물질의 원자층 증착
US20050181226A1 (en) * 2004-01-26 2005-08-18 Applied Materials, Inc. Method and apparatus for selectively changing thin film composition during electroless deposition in a single chamber
JP4800627B2 (ja) * 2004-03-24 2011-10-26 セイコーエプソン株式会社 強誘電体メモリ素子
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US7241686B2 (en) * 2004-07-20 2007-07-10 Applied Materials, Inc. Atomic layer deposition of tantalum-containing materials using the tantalum precursor TAIMATA
US7271083B2 (en) * 2004-07-22 2007-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. One-transistor random access memory technology compatible with metal gate process
JP2006060170A (ja) * 2004-08-24 2006-03-02 Nec Electronics Corp キャパシタおよび半導体装置の製造方法
KR100688499B1 (ko) 2004-08-26 2007-03-02 삼성전자주식회사 결정화 방지막을 갖는 유전막을 포함하는 ｍｉｍ 캐패시터및 그 제조방법
KR100609066B1 (ko) * 2004-10-15 2006-08-09 삼성전자주식회사 미세 전자 소자의 다층 유전체막 및 그 제조 방법
US7429402B2 (en) * 2004-12-10 2008-09-30 Applied Materials, Inc. Ruthenium as an underlayer for tungsten film deposition
KR20060072338A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 유전체막 형성방법 및 이를 이용한 반도체 소자의캐패시터 형성방법
KR100703966B1 (ko) * 2005-01-19 2007-04-05 삼성전자주식회사 미세 전자 소자의 다층 유전막 및 그 제조 방법
US7265048B2 (en) * 2005-03-01 2007-09-04 Applied Materials, Inc. Reduction of copper dewetting by transition metal deposition
JP4679270B2 (ja) * 2005-06-30 2011-04-27 株式会社東芝 半導体装置およびその製造方法
KR100648860B1 (ko) * 2005-09-08 2006-11-24 주식회사 하이닉스반도체 유전막 및 그 형성방법과, 상기 유전막을 구비한 반도체메모리 소자 및 그 제조방법
JP2007081265A (ja) * 2005-09-16 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7850779B2 (en) 2005-11-04 2010-12-14 Applied Materisals, Inc. Apparatus and process for plasma-enhanced atomic layer deposition
KR100670747B1 (ko) 2005-11-28 2007-01-17 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조 방법
KR100672766B1 (ko) * 2005-12-27 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
US7833358B2 (en) * 2006-04-07 2010-11-16 Applied Materials, Inc. Method of recovering valuable material from exhaust gas stream of a reaction chamber
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
US7521379B2 (en) 2006-10-09 2009-04-21 Applied Materials, Inc. Deposition and densification process for titanium nitride barrier layers
KR101303178B1 (ko) 2006-10-10 2013-09-09 삼성전자주식회사 캐패시터 유전막 제조방법
US20080142483A1 (en) * 2006-12-07 2008-06-19 Applied Materials, Inc. Multi-step dep-etch-dep high density plasma chemical vapor deposition processes for dielectric gapfills
US7939422B2 (en) * 2006-12-07 2011-05-10 Applied Materials, Inc. Methods of thin film process
KR100849725B1 (ko) * 2007-06-28 2008-08-01 주식회사 하이닉스반도체 급속 증기 증착법을 이용한 반도체 소자의 소자분리막형성방법
US7585762B2 (en) 2007-09-25 2009-09-08 Applied Materials, Inc. Vapor deposition processes for tantalum carbide nitride materials
US7678298B2 (en) 2007-09-25 2010-03-16 Applied Materials, Inc. Tantalum carbide nitride materials by vapor deposition processes
US20090085156A1 (en) * 2007-09-28 2009-04-02 Gilbert Dewey Metal surface treatments for uniformly growing dielectric layers
US7824743B2 (en) 2007-09-28 2010-11-02 Applied Materials, Inc. Deposition processes for titanium nitride barrier and aluminum
US7737028B2 (en) * 2007-09-28 2010-06-15 Applied Materials, Inc. Selective ruthenium deposition on copper materials
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
US8146896B2 (en) 2008-10-31 2012-04-03 Applied Materials, Inc. Chemical precursor ampoule for vapor deposition processes
WO2010103452A1 (en) * 2009-03-11 2010-09-16 Nxp B.V. Low-frequency filter comprising maxwell-wagner stack
US8564094B2 (en) 2009-09-09 2013-10-22 Micron Technology, Inc. Capacitors including at least two portions of a metal nitride material, methods of forming such structures, and semiconductor devices including such structures
US9324576B2 (en) 2010-05-27 2016-04-26 Applied Materials, Inc. Selective etch for silicon films
US8741778B2 (en) 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
US8492874B2 (en) 2011-02-04 2013-07-23 Qualcomm Incorporated High density metal-insulator-metal trench capacitor
US8771539B2 (en) 2011-02-22 2014-07-08 Applied Materials, Inc. Remotely-excited fluorine and water vapor etch
US8999856B2 (en) 2011-03-14 2015-04-07 Applied Materials, Inc. Methods for etch of sin films
US9064815B2 (en) 2011-03-14 2015-06-23 Applied Materials, Inc. Methods for etch of metal and metal-oxide films
US8771536B2 (en) 2011-08-01 2014-07-08 Applied Materials, Inc. Dry-etch for silicon-and-carbon-containing films
US8679982B2 (en) 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8679983B2 (en) 2011-09-01 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and nitrogen
US8927390B2 (en) 2011-09-26 2015-01-06 Applied Materials, Inc. Intrench profile
US8808563B2 (en) 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
WO2013070436A1 (en) 2011-11-08 2013-05-16 Applied Materials, Inc. Methods of reducing substrate dislocation during gapfill processing
US9373517B2 (en) 2012-08-02 2016-06-21 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US9034770B2 (en) 2012-09-17 2015-05-19 Applied Materials, Inc. Differential silicon oxide etch
US9023734B2 (en) 2012-09-18 2015-05-05 Applied Materials, Inc. Radical-component oxide etch
US9390937B2 (en) 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US8765574B2 (en) 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
US8969212B2 (en) 2012-11-20 2015-03-03 Applied Materials, Inc. Dry-etch selectivity
US8980763B2 (en) 2012-11-30 2015-03-17 Applied Materials, Inc. Dry-etch for selective tungsten removal
US9064816B2 (en) 2012-11-30 2015-06-23 Applied Materials, Inc. Dry-etch for selective oxidation removal
US9111877B2 (en) 2012-12-18 2015-08-18 Applied Materials, Inc. Non-local plasma oxide etch
US8921234B2 (en) 2012-12-21 2014-12-30 Applied Materials, Inc. Selective titanium nitride etching
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9362130B2 (en) 2013-03-01 2016-06-07 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US9040422B2 (en) 2013-03-05 2015-05-26 Applied Materials, Inc. Selective titanium nitride removal
US8801952B1 (en) 2013-03-07 2014-08-12 Applied Materials, Inc. Conformal oxide dry etch
US10170282B2 (en) 2013-03-08 2019-01-01 Applied Materials, Inc. Insulated semiconductor faceplate designs
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US8895449B1 (en) 2013-05-16 2014-11-25 Applied Materials, Inc. Delicate dry clean
US9114438B2 (en) 2013-05-21 2015-08-25 Applied Materials, Inc. Copper residue chamber clean
US9493879B2 (en) 2013-07-12 2016-11-15 Applied Materials, Inc. Selective sputtering for pattern transfer
US9773648B2 (en) 2013-08-30 2017-09-26 Applied Materials, Inc. Dual discharge modes operation for remote plasma
US8956980B1 (en) 2013-09-16 2015-02-17 Applied Materials, Inc. Selective etch of silicon nitride
US8951429B1 (en) 2013-10-29 2015-02-10 Applied Materials, Inc. Tungsten oxide processing
US9236265B2 (en) 2013-11-04 2016-01-12 Applied Materials, Inc. Silicon germanium processing
US9576809B2 (en) 2013-11-04 2017-02-21 Applied Materials, Inc. Etch suppression with germanium
US9520303B2 (en) 2013-11-12 2016-12-13 Applied Materials, Inc. Aluminum selective etch
US9245762B2 (en) 2013-12-02 2016-01-26 Applied Materials, Inc. Procedure for etch rate consistency
US9117855B2 (en) 2013-12-04 2015-08-25 Applied Materials, Inc. Polarity control for remote plasma
US9263278B2 (en) 2013-12-17 2016-02-16 Applied Materials, Inc. Dopant etch selectivity control
US9287095B2 (en) 2013-12-17 2016-03-15 Applied Materials, Inc. Semiconductor system assemblies and methods of operation
US9190293B2 (en) 2013-12-18 2015-11-17 Applied Materials, Inc. Even tungsten etch for high aspect ratio trenches
US9287134B2 (en) 2014-01-17 2016-03-15 Applied Materials, Inc. Titanium oxide etch
US9396989B2 (en) 2014-01-27 2016-07-19 Applied Materials, Inc. Air gaps between copper lines
US9293568B2 (en) 2014-01-27 2016-03-22 Applied Materials, Inc. Method of fin patterning
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US9299575B2 (en) 2014-03-17 2016-03-29 Applied Materials, Inc. Gas-phase tungsten etch
US9299537B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9299538B2 (en) 2014-03-20 2016-03-29 Applied Materials, Inc. Radial waveguide systems and methods for post-match control of microwaves
US9136273B1 (en) 2014-03-21 2015-09-15 Applied Materials, Inc. Flash gate air gap
US9903020B2 (en) 2014-03-31 2018-02-27 Applied Materials, Inc. Generation of compact alumina passivation layers on aluminum plasma equipment components
US9309598B2 (en) 2014-05-28 2016-04-12 Applied Materials, Inc. Oxide and metal removal
US9847289B2 (en) 2014-05-30 2017-12-19 Applied Materials, Inc. Protective via cap for improved interconnect performance
US9406523B2 (en) 2014-06-19 2016-08-02 Applied Materials, Inc. Highly selective doped oxide removal method
US9378969B2 (en) 2014-06-19 2016-06-28 Applied Materials, Inc. Low temperature gas-phase carbon removal
US9425058B2 (en) 2014-07-24 2016-08-23 Applied Materials, Inc. Simplified litho-etch-litho-etch process
US9378978B2 (en) 2014-07-31 2016-06-28 Applied Materials, Inc. Integrated oxide recess and floating gate fin trimming
US9159606B1 (en) 2014-07-31 2015-10-13 Applied Materials, Inc. Metal air gap
US9496167B2 (en) 2014-07-31 2016-11-15 Applied Materials, Inc. Integrated bit-line airgap formation and gate stack post clean
US9165786B1 (en) 2014-08-05 2015-10-20 Applied Materials, Inc. Integrated oxide and nitride recess for better channel contact in 3D architectures
US9659753B2 (en) 2014-08-07 2017-05-23 Applied Materials, Inc. Grooved insulator to reduce leakage current
US9553102B2 (en) 2014-08-19 2017-01-24 Applied Materials, Inc. Tungsten separation
US9355856B2 (en) 2014-09-12 2016-05-31 Applied Materials, Inc. V trench dry etch
US20190006459A1 (en) * 2017-06-28 2019-01-03 Avago Technologies General Ip (Singapore) Pte. Ltd. High-Dielectric Constant Capacitor Structures on III-V Substrates
FR3085540B1 (fr) * 2018-08-31 2020-09-25 St Microelectronics Rousset Dispositif integre de mesure temporelle a constante de temps ultra longue et procede de fabrication
US20220336576A1 (en) * 2021-04-16 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6287965B1 (en) * 1997-07-28 2001-09-11 Samsung Electronics Co, Ltd. Method of forming metal layer using atomic layer deposition and semiconductor device having the metal layer as barrier metal layer or upper or lower electrode of capacitor
KR100385946B1 (ko) * 1999-12-08 2003-06-02 삼성전자주식회사 원자층 증착법을 이용한 금속층 형성방법 및 그 금속층을장벽금속층, 커패시터의 상부전극, 또는 하부전극으로구비한 반도체 소자
KR100275727B1 (ko) * 1998-01-06 2001-01-15 윤종용 반도체 장치의 커패시터 형성방법
KR100705926B1 (ko) * 1999-12-22 2007-04-11 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100356473B1 (ko) * 1999-12-29 2002-10-18 주식회사 하이닉스반도체 반도체 소자의 알루미늄 옥사이드 박막 형성 방법
US6420230B1 (en) * 2000-08-31 2002-07-16 Micron Technology, Inc. Capacitor fabrication methods and capacitor constructions

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7288808B2 (en) 2000-08-31 2007-10-30 Micron Technology, Inc. Capacitor constructions with enhanced surface area
US7217615B1 (en) 2000-08-31 2007-05-15 Micron Technology, Inc. Capacitor fabrication methods including forming a conductive layer
US7112503B1 (en) 2000-08-31 2006-09-26 Micron Technology, Inc. Enhanced surface area capacitor fabrication methods
US7109542B2 (en) 2000-08-31 2006-09-19 Micron Technology, Inc. Capacitor constructions having a conductive layer
US7053432B2 (en) * 2000-08-31 2006-05-30 Micron Technology, Inc. Enhanced surface area capacitor fabrication methods
JP2003100908A (ja) * 2001-09-14 2003-04-04 Hynix Semiconductor Inc 高誘電膜を備えた半導体素子及びその製造方法
US6875667B2 (en) 2002-10-10 2005-04-05 Nec Electronics Corporation Method for forming capacitor
US6903398B2 (en) 2002-12-27 2005-06-07 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US7524723B2 (en) 2002-12-27 2009-04-28 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US7125765B2 (en) 2002-12-27 2006-10-24 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US7307303B2 (en) 2002-12-27 2007-12-11 Nec Electronics Corporation Semiconductor device and method for manufacturing same
CN1319128C (zh) * 2003-01-02 2007-05-30 上海华虹（集团）有限公司 一种高介电栅堆层结构
US7095072B2 (en) 2003-01-16 2006-08-22 Nec Electronics Corporation Semiconductor device with wiring layers forming a capacitor
US6982472B2 (en) 2003-02-28 2006-01-03 Kabushiki Kaisha Toshiba Semiconductor device and capacitor
JP2004296814A (ja) * 2003-03-27 2004-10-21 Elpida Memory Inc 金属酸化膜の形成方法
US7440255B2 (en) 2003-07-21 2008-10-21 Micron Technology, Inc. Capacitor constructions and methods of forming
JP2005064522A (ja) * 2003-08-13 2005-03-10 Samsung Electronics Co Ltd 半導体装置のキャパシタおよびそれを備えるメモリ装置
JP2008515234A (ja) * 2004-09-30 2008-05-08 東京エレクトロン株式会社 不動態化された金属層を形成する方法及びシステム
JP2006135339A (ja) * 2004-11-08 2006-05-25 Hynix Semiconductor Inc ジルコニウム酸化膜を有する半導体素子のキャパシタ及びその製造方法
US8084804B2 (en) 2004-11-08 2011-12-27 Hynix Semiconductor Inc. Capacitor with zirconium oxide and method for fabricating the same
JP2007141904A (ja) * 2005-11-15 2007-06-07 Elpida Memory Inc キャパシタおよびその製造方法
US7834419B2 (en) 2005-12-08 2010-11-16 Panasonic Corporation Semiconductor device and method for fabricating the same
US8203176B2 (en) 2007-03-08 2012-06-19 Renesas Electronics Corporation Dielectric, capacitor using dielectric, semiconductor device using dielectric, and manufacturing method of dielectric
US8901657B1 (en) * 2009-08-14 2014-12-02 Triquint Semiconductor, Inc. Integrated capacitor having an overhanging top capacitor plate
JP2013089964A (ja) * 2011-10-21 2013-05-13 Imec Ｒｕ含有酸素拡散バリア
JP2015039025A (ja) * 2014-10-17 2015-02-26 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

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