KR20020063525A - 반도체 장치의 제조 방법 - Google Patents

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KR20020063525A
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이즈까도시히로
야마모또도모에
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닛본 덴기 가부시끼가이샤
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Abstract

본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 커패시터의 하부 전극으로서 금속막을 형성하는 단계, 용량 절연막을 ALCVD 공정에 의해 하부 전극위에 형성하는 단계, 커패시터의 상부 전극을 용량 절연막상에 형성하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치를 제조하기 위한 방법에 관한 것으로서, 특히, 반도체 장치에서 커패시터 구조를 형성하기 위한 방법에 관한 것이다.
반도체 장치의 다양한 유형 중에서, DRAM은 정보의 입출력의 요구에 따라 행해질 수 있는 메모리 장치로서 당업자에게 공지되어 있다. 이러한 DRAM의 전형적인 메모리 셀은 구조적으로 단순하고, 2개의 구성요소, 즉 트랜스퍼 트랜지스터 및 커패시터를 포함한다. 그러므로, 고집적 반도체 장치를 제공하는데 가장 적절한 단순 회로라는 이유 때문에 다양한 분야에서 아주 폭넓게 적용된다.
또한, 반도체 장치의 가장 최근의 기술에서, 시스템 LSI가 중요시되고 있다. 이러한 반도체 장치를 제공하기 위해, 로직 회로 및 메모리 회로가 단일 반도체 칩 상에 함께 탑재된 로직-혼합형 메모리 장치와, 로직 회로 및 아날로그 회로가 단일 반도체 칩 상에 탑재된 아날로그-혼합형 로직 장치와 같은 기본적으로 서로 다른 유형의 구성요소를 갖는 다양한 혼합형 반도체 장치가 개발 및 연구되고 있다. 상술한 DRAM과 같은 경우에서 처럼, 혼합형 반도체 장치는 트랜스퍼 트랜지스터 및 커패시터로 이루어지는 메모리 셀을 구비한다.
또한, 반도체 장치의 집적도의 증가와 관련하여, 3차원적인 구조를 갖는 커패시터가 개발되고, 메모리 셀에 이용되고 있다. 3차원적으로 구성된 커패시터를 제조하는 이유는 다음과 같다. 즉, 미세하고 조밀한 반도체 장치의 제조와 관련하여, 커패시터의 점유 면적에서의 감소는 필수적이다. 하지만, 이 경우에, 커패시터의 용량은 반도체 장치의 메모리부의 신뢰성있는 안정한 동작을 보증하기 위한 소정의 레벨 이상에서 유지되어야 한다. 그러므로, 커패시터에서 감소된 점유 면적으로 전극의 표면적을 확장하기 위해서 평평한 형상으로부터 3차원 형상으로 커패시터에서의 각 전극의 형상을 변화시키는 것은 필수적이다.
메모리 셀에서 커패시터의 3차원적인 구조의 경우, 2개의 구조적인 설계(즉, 스택 구조 및 트렌치 구조)가 존재한다. 이들 구조 각각은 자체적으로 장단점을 가지고 있다. 스택 구조는 어떤 회로 등으로부터의 입사 알파-선 또는 노이즈를 상당히 허용하므로, 비교적 작은 용량값에서 조차 커패시터의 동작을 안정하게 한다. 그러므로, 이러한 스택 구조는, 칩이 약 0.10㎛의 설계 기준을 채용하더라도, 반도체 장치를 제조하는 공정에서 효과적일 수 있다.
최근에, 또한, 스택 구조(이하, "스택형 커패시터"이라 함)를 갖는 커패시터는 매우 작은 면적에서 소정의 용량값을 보증하기 위한 극히 높은 유전률을 갖는 유전막(즉, 용량 절연막)을 요구한다. 그러므로, 몇몇 재료들은 유전막으로서 심도깊게 연구되고 있다. 이러한 재료들은 Ta2O5(tantalum pentoxide), SrTiO3(이하, "STO"라 함), (Ba, Sr) TiO3(이하, "BST"라 함) 및 Pb(Zr, Ti)O3(이하, "PZT"라 함)와 같은 절연 재료를 포함한다. 또한, 하부 전극과 높은 유전성 절연 재료의 적절한 조합의 수단에 의한 커패시터의 높은 신뢰성을 보증할 목적으로 상기 스택형 커패시터의 하부 전극으로서 제공되는 새로운 도전 재료를 제공할 필요가 있다. "Digest of Technical Papers, pp. 831-834, of the annual IEEE International Electron Devices Meeting(IEDM) held on 1994"에서, STO막이 용량 절연막으로서 이용되고, 이산화 루테늄(RuO2)이 하부 전극의 도전 재료로서 이용된다. 또한, 그 커패시터의 구조와 동일한 종류가 일본 특개평2000-114482에 기재되어 있다.
도 11a 및 도 11b를 참조하여, 이제 통상의 고유전률 막을 갖는 스택형 커패시터의 구성을 설명한다. 도 11a에서, 설명을 간소화하기 위해 하부 전극(105), 용량 절연막(106) 및 상부 전극(107) 만을 갖는 스택형 커패시터의 개략적인 평면도를 도시한다. 도 11b는 도 11a에서 파선 X-Y를 따른 스택형 커패시터의 단면도이다.
도 11b에 도시한 바와 같이, N형 도전성을 갖는 확산층(102)이 P형 도전성을 갖는 실리콘 기판 표면의 소정 영역 상에 형성된다. 실리콘 기판(101) 상의 절연막(103)의 일부가 개구되어 플러그(104)로 충전된다. 또한, 하부 전극(105)이 절연막(105)을 직접 덮도록 절연막(105) 상에 형성된다. 따라서, 하부 전극(105)이 플러그(104)를 통해 확산층(102)에 전기적으로 접속될 수 있다.
또한, 도 11a 및 도 11b에 도시된 바와 같이, 용량 절연막(106)이 하부 전극(105)의 측부 및 상부, 및 층간 절연막(103)의 노출면 상에 형성된다. 여기서, 절연막(106)이 루테늄 산화막과 같은 금속막으로 이루어지는 반면, 용량 절연막(106)은 Ta2O5막 또는 STO막과 같은 다른 금속막으로 이루어진다. 이때, 상부 전극(107)이 전체를 덮도록 형성된다. 여기서, 상부 전극(107)이 하부 전극(105)의 재료와 동일한 재료로 이루어진다.
본 발명자들은 상술한 바와 같이 고유전률 재료가 용량 절연막으로서 이용되는 MIM(Metal/Insulator/Metal) 구조를 갖는 커패시터를 철저히 연구하였다. 결과적으로, 이들은 용량 절연막이 오산화 탄탈륨(Ta2O5), 이산화 지르코늄(ZrO2), 이산화 하프늄(HfO2), STO(SrTiO3), BST((Ba, Sr) TiO3), 또는 PZT(Pb(Zr, Ti)O3)막과 같은 금속 산화막으로 이루어질 경우에 측정 온도가 증가함에 따라 용량 절연막의 누설 전류가 증가한다는 사실을 발견하였다.
다음의 설명에서, 도 12에 관련하여 측정 온도에서의 상기 누설 전류의 종속성을 간단히 설명한다. 이 도면에서, STO막이 용량 절연막으로서 이용되는 MIM 구조를 갖는 커패시터(이하, "MIM 커패시터"라 함)의 특징 중 하나를 도시한다. 또한, 이 경우에, 하부 전극과 상부 전극간에 인가된 전압은 -1V 내지 +1V의 범위 내에 존재한다.
도 12에 도시된 그래프에서, 수평축은 절대 온도(즉, 켈빈(K)으로 측정된 측정 온도)의 역수(1/T)를 나타내고, 수직축은 용량(절연체)막에서 누설 전류(J/T2)의 대수를 나타낸다. 도 12에 도시된 바와 같이, 커패시터의 누설 전류(J/T2)는 측정온도의 역수(1/T)에 실질적으로 반비례한다. 즉, 커패시터의 누설 전류(J/T2)는 전극의 하부 또는 상부(즉, 커패시터 전극)로부터 용량 절연막까지 전자의 열 방출로 제한될 수 있다. 따라서, 종래 기술에서는, 용량막에서의 누설 전류(J)는 측정 온도가 증가함에 따라 급격하게 증가한다. 한편, 누설 전류의 온도 의존성은 전술한 인가 전압에 따라 변화하는 것도 공지되어 있다. 그러나, 어떤 경우이더라도, 누설 전류는 측정 온도에 비례한다.
반도체 장치의 동작에 있어서, 반도체 장치의 동작 보장 온도는 최대 약 150℃여야만 한다. 특히 로직 혼합 기억 장치에서, 누설 전류 증가는 반도체 장치의 동작에 상당한 영향을 미친다. 따라서, 이러한 로직 혼합 기억 장치에 있어서, 용량 절연막은, 동작 온도의 증가에도 불구하고 누설 전류의 증가가 방지되어야 하므로, MIM 커패시터의 필요성이 증가하고 있다.
본 발명의 목적은 고유전률을 갖는 금속 산화물로 이루어진 용량 절연막의 정전 용량값이 간단한 절차에 의해 증가되는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1a는 본 발명의 제1 실시예를 도시하는 MIM 커패시터의 평면도.
도 1b는 도 1a의 파선 A-B에 따른 MIM 커패시터의 단면도.
도 2a 및 2b는 각각, 도 1a에 도시된 MIM 커패시터의 확대된 부분의 단면도.
도 3a 및 3b는 각각, 또 다른 MIM 구조의 커패시터의 확대된 부분의 단면도.
도 4a는 본 발명에 의한 용량 절연막을 형성하는 단계를 도시하기 위한 커패시터의 단면도.
도 4b는 ALCVD 공정중에, 반응챔버로 반응 가스를 도입하는 시퀀스도.
도 5a는 본 발명에 의한 용량 절연막을 형성하는 단계를 도시하기 위한 커패시터의 단면도.
도 5b는 ALCVD 공정중에, 반응챔버로 반응 가스를 도입하는 시퀀스도.
도 6a 및 6b는 각각, 본 발명의 제2 실시예에 의한 MIM 커패시터를 제조하기 위한 다른 공정을 도시하는 단면도.
도 7a 및 7b는 각각, 본 발명의 제2 실시예에 의한 MIM 커패시터를 제조하는 더 진행된 단계를 도시하는 단면도.
도 8은 본 발명의 효과를 설명하는 그래프.
도 9는 본 발명의 제2 실시예와 대조되는 종래의 MIM 구조의 커패시터의 단면도.
도 10은 종래의 MIM 구조의 커패시터의 용량 절연막에서의 누설 전류의 발생을 도시한 그래프.
도 11a는 종래의 MIM 구조의 커패시터의 평면도.
도 11b는 도 11a의 파선 X-Y에 따른 종래의 MIM 구조의 커패시터의 단면도.
도 12는 용량막에서의 누설 전류의 온도 의존성을 측정하여 도시한, 종래 기술의 문제점을 설명하기 위한 그래프.
<도면의 주요 부분에 대한 부호의 설명>
22 : 소자 분리 영역
23 : 다결정 실리콘층
24 : 측벽 절연막
25 : 소스 드레인 확산층
26 : 실리사이드층
27 : 보호 절연막
28 : 제1 층간절연막
32 : 용량성 홀
34 : 배리어 절연층
36 : 배리어 도전층
101 : 실리콘 기판
103 : 층간 절연막
105 : 하부 전극
106 : 용량 절연막
107 : 상부 전극
본 발명의 상기에 언급한 것과 다른 목적들, 특징 및 장점은 첨부된 도면과 함께 다음의 본 발명의 상세한 설명을 참조함으로써 명백해질 것이다.
반도체 장치를 제조하는 방법은, 반도체 기판 상에 커패시터의 하부 전극으로서 금속막을 형성하는 단계, 원자층 화학 기상 증착(ALCVD)공정에 의해 하부 전극위에 용량 절연막을 형성하고, 용량 절연막 상에 커패시터의 상부 전극을 형성하는 단계를 포함한다.
하기에서, 첨부된 도면을 참고하여 본 발명의 양호한 실시예를 상세히 설명한다.
[제1 실시예]
도 1a와 도 1b를 참조하면, 본원 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 커패시터가 도시되어 있다. 도 11a와 도 11b에 도시된 종래의 커패시터와 마찬가지로, 반도체 장치 상에 구현될 커패시터는 다음과 같이 제조된다. 먼저, P형 도전형을 갖는 실리콘 기판(1)이 준비되고, 그런 다음 실리콘 기판(1)의 소정의 표면 영역상에 N형 도전형을 갖는 확산층(2)이 형성된다. 이어서, 층간 절연막(3)이 실리콘 기판(1) 및 확산층(2) 상에 형성된다. 그런 다음, 층간 절연막(3)의 일부를 통해 N형 확산층(2)의 표면까지 연장되도록, 홀을 만듦으로써 플러그(4)가 형성되고, 층간 절연막(3)의 표면을 직접 피복하고 플러그(4)를 통해 확산층(2)과 전기적으로 접촉하도록, 하부 전극(5)이 형성된다. 본 실시예에 있어서, 층간 절연막(3)은 실리콘 산화막으로 구성되고, 플러그(4)는 티타늄 질화물(TiN)과 텅스텐으로 만들어진 배리어막으로 구성된다. 또한, 하부 전극(5)은 이산화 루테늄으로 만들어진 금속막으로 구성된다.
또한, 본 실시예의 커패시터는 제1 및 제2 유전체막을 포함한다. 제1 유전체막은 추가의 얇은 배리어 절연체층(6)으로 층간 절연막(3)의 표면과 하부전극(5)의 표면을 피복함으로써 준비된다. 여기서, 배리어 절연체층(6)은 두께가 1㎚ 내지 5㎚인 알루미나 막이다. 또한, 이러한 알루미나 막의 유전률은 약 10 정도이다. 이 경우, 이 막을 통과하는 전류는 Fowler Nordheim (F-N) 터널링 전류 또는 직접 터널링 전류 메카니즘이다. 이어서, 고유전률 막(7)이 제2 유전체 막으로서 제공되어, 배리어 절연체층(6)을 피복한다. 여기서, 고유전률 막(7)은, 약 10㎚인 막 두께를 가지며 오산화 탄탈륨(Ta2O5)으로 만들어진다. 또한, Ta2O5막은 비유전률이 약 25이다. 도면들에 도시된 바와 같이, 배리어 절연체층(6)과 고유전률 막(7)은 용량 절연막(8)을 구성한다.
또한, 상부 전극(7)은 제조된 상기 구조 전체를 피복하도록 형성된다. 여기서, 상부 전극(7)은 텅스텐 등으로 형성된 금속막으로 구성된다.
이에 따라, 본 실시예의 방법의 상술한 단계들에 의해 MIM 커패시터가 제조될 수 있다.
도 2a와 도 2b를 참조하여, 본 실시예의 특징이 보다 상세히 설명될 것이다. 도 2a는 도 1b의 파선(10)에 의해 원으로 표시된 부분의 확대 단면도이고, 도 2b는 도 1b의 파선(11)에 의해 원으로 표시된 부분의 확대 단면도이다.
도 2a에 도시된 바와 같이, 배리어 절연체층(6)과 고유전률 막(7)은 하부 전극(5)상에 연속적으로 형성되고, 그런 다음 상부 전극(9)이 고유전률 막(7)의 표면 상에 형성된다. 여기서, 하부 전극(5)과 상부 전극(9)은 상술한 바와 같이 금속막들이다. 또한, 하부 전극은 상술한 바와 같이 RuO2막이다. 본 실시예에서, 대안적으로, 하부 전극은 IrO2막과, RuO2/Ru 막 (즉, RuO2막이 Ru 막상에 피착되어 있는 적층막)과, IrO2/Ir 막 (즉, IrO2막이 Ir 막상에 피착되어 있는 적층막) 중에서 선택된 것일 수 있다. 또한, 하부 전극(5)은 TiN 막, TaN 막, WN 막,또는 대안적으로 TiN 막 또는 TaN 막으로 코팅된 금속막일 수 있다. 본 실시예에서는, 또한, 상부 전극(9)이 상기 금속막 대신에 텅스텐과 같이, 고융점을 갖는 금속으로 준비될 수 있다.
상술한 바와 같이, 배리어 절연체층(6)은 F-N 터널링 전류 또는 직접 터널링 전류 메카니즘을 갖는 절연체 막이다. 이러한 적층막(6)은 질산화 실리콘(SiON) 막일 수 있다. 즉, 사용될 재료는, 배리어 절연체 막(6)을 상술한 하부 전극(5)과 밀접하게 접촉하도록 하는 것이다.
Ta2O5막 대신에, 또한, 고유전률 막(7)은 이산화 지르코늄(ZrO2) 막, 이산화 하프늄(HfO2) 막, STO (SrTiO3) 막, BST ((Ba, Sr)TiO3) 막, 또는 PZT (Pb(Zr, Ti)O3) 막과 같은 금속 산화물 막일 수 있다.
도 2b에 도시된 바와 같이, 또한, 배리어 절연체 층(6)과 고유전률 막(7)은 층간 절연체 막(3)상에 적층된 다음, 고유전률 막(7)의 표면상에 상부 전극(9)이 형성된다. 실리콘 이산화물 막 대신에, 층간 절연체 막(3)은 Si-O 결합에 기초한 절연체 막일 수 있다. 이러한 절연체 막은 하이드로젠 실세시퀴옥산을 함유한 실세시퀴옥산, 메틸 실세시퀴옥산, 메틸레이티드 하이드로젠 실세시퀴옥산, 및 푸루오리네이티드 실세시퀴옥산중에서 선택된 화합물로 구성된 저유전률 막일 수 있다.
본 실시예에서, 중요한 사항은 배리어 절연체 층(6)이 층간 절연체 막(3)에의 클래딩이 용이한 재료로 구성된다는 것이다. 따라서, 상기 층간 절연막에 상기 알루미나 막의 클래딩은 매우 강해질 수 있다.
도 3을 참조하여, 본 발명에 따른 용량 절연막의 다른 구성이 설명될 것이다.
도 3a와 도 3b는 도 2a와 도 2b의 경우에서와 같이, 도 1a와 도 1b에 도시된 MIM 커패시터의 확대 단면도들이다. 도 3a에서, 고유전률 막(7)은 하부 전극(5)의 표면상에 형성되어 코팅된 다음, 배리어 절연체층(6a)이 고유전률 막(7)의 표면상에 형성되고, 배리어 절연체 층(6a)상에 상부 전극(9)이 형성된다. 반면에, 도 3b에서는, 배리어 절연체 층(6)이 하부 전극(5)표면상에 형성되어 코팅된 다음, 고유전률 막과 적층막(6a)이 배리어 절연체 층(6a)상에 연속해서 형성되고, 이어서 적층막(6a)상에 상부 전극(9)이 형성된다.
이러한 MIM 구조 커패시터에서, 하부 전극(5), 배리어 절연체 층 막(6, 6a), 고유전률 막(7), 및 상부 전극(9) 각각은, 도 2a의 설명에서 기술된 것과 같은 재료일 수 있다.
이제 도 4a, 4b, 5a, 5b를 참조하여, 도 1a와 1b에 도시된 MIM 커패시터용 빌딩 블록으로서 기능하는 적층막(6)과 고유전률 막(7)을 준비하는 방법이 설명될 것이다.
도 4a는 층간 절연막(3)의 표면과 하부 전극(5)의 표면 상에 배리어 절연체막(6)을 형성한 후의 구조의 단면도이다. 여기서, 이러한 배리어 절연체 막(6)은 원자층 화학적 진공 증착(Atomic layer chemical vapor deposition (ALCVD), 이하 간단히 "ALCVD" 공정이라함)에 의해 준비된다. 이 경우에 사용될 시스템은 다중 챔버 막 형성 시스템일 수 있다. ALCVD 공정에서의 막 형성은 정확하게 이격된 펄스로서 반응 가스들을 반응 챔버들에 단속적으로 도입함으로써 수행된다. 챔버에 반응 가스를 도입하는 순서가 도 4b에 도시되어 있다. 막 형성이 이루어질 반도체 웨이퍼는 약 200℃ 내지 350℃ 범위의 챔버 내의 기판상에 배치된다.
도 4b에 도시된 바와 같이, 챔버에 도입될 분위기 가스로는 질소 가스 또는 아르곤 가스와 같은 불휘발성 가스이고, 챔버 내의 가스 압력은 약 100Pa 정도로 유지된다. 이러한 분위기 가스의 도입 후, 트리메틸 알루미늄 가스가 정확하게 이격된 펄스로서 챔버들에 단속적으로 도입된다. 단속적으로 이격된 TMA 가스의 도입은 TMA 또는 그의 활성화된 원자들이 층간 절연막(3)의 표면 및 하부 전극(5)의 표면 상에의 화학적 흡착을 가능하게 해준다. 본 실시예에서, 이러한 화학적 흡착은 단일 원자층을 형성한다.
즉, TMA 내의 알루미늄 원자들은 산소 원자들 또는 질소 원자들과 결합하여 화학적 흡착이 달성될 수 있다. 따라서, 하부 전극(5)은 도 2a에 도시된 바와 같이 금속 산화물 또는 금속 질화물로 구성된 도전성 금속막일 수 있다. 또한, 층간 절연체막(3)은 실리콘 산화물 막으로서 제공된 절연체막이어서, TMA는 화학적 흡착에 의해 이러한 막의 표면상에 용이하게 축적될 수 있다.
도 4b에 도시된 바와 같이, 그 다음 TMA 가스의 도입이 일시적으로 중단되고, 퍼지 가스가 펄스로서 챔버 내에 도입되어, TMA 가스를 챔버로부터 배출한다. 여기서, 퍼지 가스는 질화 가스, 아르곤 가스, 헬륨 가스일 수 있다. 그 다음, 퍼지 가스의 도입이 일시적으로 중단되고 산화 가스가 펄스로서 챔버 내에 도입된다. 산화 가스는 TMA, 또는 층간 절연막(3)과 하부 전극(5) 상에 흡착된 활성종과 열적으로 반응하여, 원자층 레벨에서 알루미나막을 형성한다. 본 실시예에서, 산화 가스는 오존(O3)일 수 있다. 다음, 퍼지 가스가 펄스로서 다시 챔버 내에 도입된다.
TMA 또는 그 활성종의 흡착과, 흡착된 TMA 또는 그 활성종의 산화는 원자층 레벨에서 알루미나막을 형성하기 위한 유닛 사이클 내에서 이벤트로서 제공된다. 따라서, 이러한 사이클은 반복적으로 수행되어, 배리어 절연층(6)의 막 두께를 조절한다. 여기서, 유닛 사이클은 약 1초 내에서 완료되고, 원자층 레벨에서 알루미나 막의 막 두께는 0.1∼0.2㎚의 범위 내에 있다. 따라서, 상술한 ALCVD 공정에서는 유닛 사이클은 10회 또는 20회 반복될 수 있다. 그 결과, 1∼5㎚의 막 두께를 갖는 알루미나 막이 형성되어 배리어 절연막(6)으로서 제공된다.
상술한 ALCVD 공정에서는, 하부 전극(5)을 산화로부터 보호할 필요가 있기 때문에 기판의 온도를 조절하는 것이 중요하다. 이러한 경우, RuO2막과 같은 도전성 산화 금속이 사용되는 경우에는 전혀 문제가 되지 않는다. 그러나, TiN막 또는 TaN 막과 같은 질화 금속이 사용될 때에는 산화가 방지되어야 한다. 여기서, TiN막의 산화는 450℃ 이상의 온도에서 발생할 수 있고, TaN막의 산화는 500℃ 이상의 온도에서 발생할 수 있다. 이러한 단점을 피하기 위하여, ALCVD 공정 내에서 기판의 온도는 400℃ 이하로 조절된다.
상술한 바와 같이, ALCVD 공정에서 층간 절연막(6)의 표면과 하부 전극(5)의 표면 모두에 대하여 극도로 높은 코팅 특성을 갖는 배리어 절연층(6)을 형성하는 것이 가능하게 된다.
다음, 고유전률 막(7)이 상술한 배리어 절연층(6) 상에 형성된다. 도 5a는 층간 절연막(3)의 표면과 하부 전극(5) 상의 배리어 절연층(6)의 표면 상에 코팅될 고유전률 막(7)을 형성한 이후의 구조의 단면도이다. 이하, 고유전률 막(7)이 ALCVD 공정에 의해 형성되는 경우에 대하여 설명한다. 이러한 경우, 반응 가스가 상술한 멀티-챔버막 형성 시스템의 다른 챔버 내로 일정하게 이격된 펄스로서 단속적으로 도입된다. 도 5b는 이러한 반응 가스를 반응 챔버 내에 도입하는 시퀀스를 도시한 도면이다. 이러한 경우에도 또한 막 형성시 사용되는 반도체 웨이퍼가, 상술된 챔버 내의 온도가 200∼350℃인 범위에서 기판 상에 배치된다.
도 5b에 도시한 바와 같이, 분위기 가스가 반응 챔버 내에 도입되고 챔버 내의 가스 압력은 200Pa 정도로 유지된다. 다음, 탄탈륨 테트라클로라이드(TaCl4) 가스가 소스 가스로서 챔버 내로 일정하게 이격된 펄스로서 단속적으로 도입된다. 이러한 소스 가스를 일정하게 이격하여 단속적으로 도입하는 것은 배리어 절연층(5)의 표면 상에서 Ta 원자 또는 탄탈륨 클로라이드의 화학적 흡착을 가져온다. 본 실시예에서는, 이러한 화학적 흡착은 단일 원자층 또는 임의의 원자층에서 일어난다. Ta 원자가 산소 원자와 결합함으로써, 이들은 아무런 어려움없이 배리어 절연층(6)의 표면 상에서 화학적으로 흡착될 수 있다.
도 5b에 도시한 바와 같이, 소스 가스의 도입이 일시적으로 중단되어 챔버로부터 소스 가스가 배출되는 경우에는 퍼지 가스가 펄스로서 챔버 내에 도입된다. 이와 같이, 퍼지 가스의 도입을 일시적으로 중단하는 주기 동안 산화 가스가 펄스로서 챔버 내에 도입된다. 산화 가스는 흡착된 Ta 원자와 열적으로 반응하여 원자층 레벨에서 오산화 탄탈륨 막을 형성한다. 본 실시예에서, 산화 가스는 수증기(H2O), 또는 오존(O3) 등일 수 있다. 그 다음, 퍼지 가스가 챔버 내로 다시 도입된다.
Ta 원자의 흡착과, 흡착된 Ta 원자의 산화가 원자층 레벨 또는 임의의 층 레벨에서 오산화 탄탈륨 막을 형성하기 위한 유닛 사이클 내에서 이벤트로서 제공된다. 따라서, 이러한 사이클이 반복적으로 수행되어, 고유전률 막(7)의 막 두께를 조절한다. 여기서, 오산화 탄탈륨 막의 형성 속도는 5㎚/분 정도이다. 따라서, 10㎚ 막 두께를 갖는 오산화 탄탈륨 막이 2분 내에 얻어질 수 있다.
각각의 배리어 절연층(6)과 고유전률 막(7)의 결합은 이들 각각이 상술한 ALCVD 공정에 의해 형성되는 경우에 더 효과적으로 제어될 수 있다. 또한, ALCVD 공정은 용량 절연막의 단차 피복성(즉, 막 형성시 발생하는 단차부를 피복하는 능력)을 극도로 향상시킨다. 따라서, 탁월한 절연 능력을 갖는 고품질의 용량 절연막이 용이하게 형성될 수 있다. 또한, 고유전률 막이 이러한 공정에 의해 형성될 때, 산소 소모의 문제도 또한 해결될 수 있어, 산소 분위기에서 고유전률 막 상의순차적인 열처리 단계가 생략될 수 있다. ALCVD 공정을 이용한 상술한 이점들은 오산화 탄탈륨 막이 고유전률 막으로서 제공되는 경우에만 제한되지 않는다. 이러한 이점은 도 2에서 설명된 금속 산화막을 사용함으로써도 얻어질 수 있다.
[제2 실시예]
본 발명의 제2 실시예를 도 6a, 도 6b, 도 7a, 및 도 7b를 참조하여 이하 상세히 설명한다. 본 실시예에서는, MIM구조 커패시터가 0.10㎛ 설계 기준에 의해 제작된 로직 장치 상에 형성된다. 본 실시예의 커패시터 내의 용량 절연막의 누설 전류에 의해 야기되는 효과가 구체적으로 설명된다.
도 6a에 도시한 바와 같이, 먼저, 소자 분리 영역(22)이 얕은 트랜치 분리 공정에 의해 P형 도전형 실리콘 기판(21) 상에 형성된다. 다음, 다결정 실리콘층(23)이 게이트 절연막을 통해 실리콘 기판(21) 상에 형성되고, 그 다음 측벽 절연막(24)이 당업자에게 공지된 공정에 의해 다결정 실리콘층(23)의 측벽 상에 형성된다.
이어서, N형 전도성의 소스 드레인 확산층(25)이 이온 주입 및 열처리에 의해 형성된다. 또한, 실리사이드 처리를 사용하여, 실리사이드층(26)이 다결정 실리콘층(23)의 표면 및 소스 드레인 확산층(25)의 표면에 선택적으로 형성된다. 이 실시예에서, 실리사이드층(26)은 코발트 실리사이드로 이루어질 수 있다.
그리고 나서, 보호절연막(27)이 실리콘 질화막을 사용하여 형성되고, 다음에 실리콘 산화막을 그 위에 피착하여 제1 층간절연막(28)을 형성한다. 이어서, 제1 층간절연막(28)의 미리 정해진 영역이 플러그(29)로 채워질 홀을 형성하도록 뚫어진다. 이 실시예에서, 플러그(29)는 텅스텐으로 구성된다.
또한, 에칭스토퍼층(30) 및 제2 층간절연막(31)이 제1 층간절연막(28)의 표면 및 플러그(29)의 상부에 적층된다. 여기서, 에칭스토퍼층(30)은 실리콘 질화 박막이고 제2 층간절연막(31)은 실리콘 산화막이다.
제2 층간절연막(31)의 미리 정해진 영역은 반응성 이온 빔 에칭(RIE)되어 용량성 홀(32)을 형성하도록 건식 에칭된다. 이 경우에, 에칭스토퍼층(30)은 RIE 공정에서 건식 에칭으로부터 플러그(29)를 보호한다. 그러므로, 이어지는 건식 에칭으로 에칭스토퍼층(30)이 선택적으로 제거되어 이러한 홀(32)의 형성이 완성된다.
도 6b에 도시된 바와 같이, 또한, 하부 전극(33)은 용량성 홀(32)의 내부 측을 따라 형성된다. 하부 전극(33)은 플러그(29)에 접속된다. 이 실시예에서, 하부 전극(33)은 약 20㎚의 막두께를 갖는 TiN 막으로 구성된다.
다음에, 도 7a에 도시된 바와 같이, 제1 양호한 실시예에서 설명된 것처럼, 배리어 절연막(34)이 높은 하부 전극(33)의 표면과 제2 층간절연막(31)의 표면에 2 ㎚의 막두께인 알루미나막을 피착하여 형성된다. 그 후, 고유전률 막(35)이 10㎚의 막두께인 오산화 탄탈륨 막을 피착하여 배리어 절연막(34)상에 형성된다.
이어서, 도 7b에 도시된 바와 같이, 배리어 도전층(36) 및 텅스텐막(37)이 고유전률 막(35)에 연속적으로 형성된 후, 상부 전극(38)을 생성하기 위해 공지된 포토리소그래피 및 건식 에칭 기술을 이용하여 패턴화함으로써, MIM 커패시터의 기본적인 구조를 이룬다. 이렇게 얻어진 MIM 커패시터에서 발생하는 누설 전류에 대해 상세하게 조사하였다. 얻어진 결과는 도 8에 도시된 그래프에서 나타내었다.이 도면에서, 하부 전극(33)과 상부 전극(38) 사이에 인가된 전압은 수평축에 도시되었다. 구체적으로, 소스 드레인 확산층(25) 및 실리콘 기판(21)은 접지되고 양 또는 음의 전압이 상부 전극(38)에 인가된다. 그리고나서, 용량(절연)막의 누설 전류가 그래프의 수직축에 도시되었다. 또한, 측정 온도 25℃(실온), 85℃ 및 125℃의 세트가 도면에 도시된 바와 같이 파라미터로서 사용된다.
본 실시예에서, 도 8로부터 명확하게 알 수 있는 것처럼, 커패시터 막의 누설 전류는 전혀 측정 온도에 의존하지 않는다. 이는 배리어 절연층(34)을 통과하는 전류는 온도에 의존하지 않는다는 것을 의미한다. 이 실시예에서, 배리어 절연층(34)의 전자 흐름은 F-N(Fowler Nordheim) 터널링 전류 또는 직접 터널링 전류 메카니즘이 될 수 있다.
비교를 위해, 종래의 MIM 구조 커패시터를 설명하기로 한다. 종래의 MIM 구조 커패시터의 구성은 도 9에 도시되어 있는데, 하부 전극(33)에 형성된 고유전률 막(35)이 10㎚ 막 두께의 오산화 탄탈륨 막으로 이루어진 것을 제외하면 제2 양호한 실시예와 동일하다. 또한, 상부 전극(38)은 배리어 도전층(36) 및 텅스텐막(37)으로 이루어지고 고유전률 막(35)에 배치된다.
이렇게 얻어진 종래의 MIM 구조 커패시터의 누설 전류가 측정되었다. 도 10에 도시된 결과를 이하 설명하기로 한다. 도 10에서, 하부 전극(33)과 상부 전극(38) 사이에 인가될 전류는 수평축에 도시되고 커패시터(절연) 막의 누설 전류는 그래프의 수직축에 도시된다. 또한, 측정 온도 25℃(실온), 85℃ 및 125℃의 세트가 도면에 도시된 바와 같이 파라미터로서 사용된다.
도 10에서 알 수 있는 바와 같이, 종래의 MIM 구조 커패시터에서, 커패시터 막의 누설 전류는 과도하게 측정 온도에 의존한다. 즉, 누설 전류는 측정 온도가 증가하면 증가한다. 이는 도 12에 도시된 종래의 커패시터의 특징의 구체적인 예이다.
상기 설명에서, 제2 실시예는 배리어 절연층(34)이 하부 전극(33)의 표면에 형성된 커패시터에 대해 설명되었다. 그러나, 이러한 구성에 한정되는 것은 아니다. 커패시터 절연막의 누설 전류의 온도에 대한 의존성은 배리어 절연층이 고유전률 막과 상부 전극 사이에 놓이거나, 배리어 절연층이 하부 전극과 고유전률 막 사이 및 하부 전극과 고유전률 막 사이 각각에 놓인 설계 각각에서 관측될 수 없다.
상술된 본 실시예에서, 하부 또는 상부 전극으로서 사용될 금속막은 오스뮴(Os) 또는 그 산화물, 레늄(Re), 플래티늄(Pt), 팔라듐(Pd) 또는 로듐(Rh)일 수 있다. 상술한 ALCVD 공정을 사용하여 배리어 절연막을 형성하는 경우에, 레늄(Re), 플래티늄(Pt), 팔라듐(Pd) 또는 로듐(Rh)과 같은 금속막의 표면에 산소 또는 수산기를 흡수할 필요가 있다. 대안적으로, 이러한 금속막은 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru) 또는 이리듐(Ir)일 수 있다. 또한, 상술한 금속 산화물 또는 금속 질화물, 질산화물, 또는 탄화물과 같은 모든 전도성 화합물이 사용될 수 있다.
하부 또는 상부 전극을 형성하는 금속막은 다른 금속막으로 구성된 적층화된 재료로서 제공될 수 있다.
상술한 실시예에서, 알루미나막 또는 SiON 막은 배리어 절연층으로서 설명되었다. 대안적으로, 배리어 절연층은 F-N 터널링 전류 또는 직접 터널링 전류 메카니즘을 갖는 모든 절연막일 수 있다.
또한, 오산화 탄탈륨 막이 ALCVD 공정에 의해 형성되는 양호한 실시예에 대해 설명되었다. ALCVD 공정에 의해 고유전률 막으로서 이산화아연(ZrO2)막, 이산화하프늄(HfO2)막, STO(SrTiO3)막, 또는 BST[(Ba,Sr)TiO3]막을 형성하는 경우에, 도 5b에 도시된 각 소스 기체는 알코올레이트(alcoholate), 염화 하프늄, 스트론튬 DRM, 바륨 DRM, 또는 염화 티타늄일 수 있다.
상기 고유전률 막의 근사적인 비유전률은 이산화아연(ZrO2)막에 대해 25이고, 이산화하프늄(HfO2)막에 대해 30이고, STO(SrTiO3)막에 대해 100이고, BST[(Ba,Sr)TiO3]막에 대해 300이다. 각 경우에 대해서, 막 형성의 온도는 200℃ 내지 350℃의 범위일 수 있다.
또한, 전술한 금속 산화막이 상술한 ALCVD 공정에 의해 준비되면, 그러한 막은 MIM 커패시터의 용량 절연막으로 사용될 수 있다. 대안으로서, 그러한 금속 산화막은 상이한 금속 산화막을 적층하여 제공될 수 있다.
따라서, 전술한 바와 같이, 본 발명의 주요한 부분인, 용량 절연막으로 금속 산화막과 같은 고유전률 재료를 이용하는 MIM 커패시터에서, 하부 전극 또는 상부전극과 커패시터의 고유전률 재료 사이에 절연막이 배리어 절연막으로서 제공되고, 여기서 절연막중의 전자 흐름은 Fowler Nordheim(F-N) 터널링 전류 구조 또는 직접 터널링 전류 구조가 된다. 대안으로서, 배리어 절연막 또는 용량 절연막은 ALCVD 공정에 의해 형성될 수 있다.
따라서, 본 발명에 따르면, 용량 절연막의 조성은, 전술한 ALCVD 공정에 의해 형성될 때 더욱 효과적으로 제어될 수 있다. 또한, ALCVD 공정은, 용량 절연막의 단차 피복성(즉, 막 형성중에 기인하는 단차를 피복하는 능력)을 상당히 개선시킨다. 따라서, 우수한 절연성을 갖고 동작 온도 의존성이 적은 고 품질의 용량 절연막이 용이하게 형성될 수 있다.
이러한 방식 후에, MIM 커패시터가 설치된 반도체 장치의 동작은 매우 안정된다. 또한, 고유전률막이 용량 절연막으로 사용되는, 고 신뢰성의 스택형 커패시터가 얻어질 수 있어, 반도체 장치의 초고집적화 및 고 밀도화가 상당히 촉진된다.
본 발명이 특정 실시예를 참조하여 설명되었지만, 이러한 설명은 제한적인 의미로 해석되어서는 안된다. 당업자는 본 발명의 설명을 참조하면, 개시된 실시예의 다양한 변형례를 명확히 알 수 있다. 따라서, 부가된 특허청구범위는 본 발명의 범주내에 속하는 모든 변형례를 포함하게 된다.

Claims (8)

  1. 반도체 기판상에 커패시터의 하부 전극으로서 금속막을 형성하는 단계;
    용량 절연막을 원자층 화학 기상 증착(ALCVD)공정에 의해 상기 하부 전극위에 형성하는 단계; 및
    상기 커패시터의 상부 전극을 상기 용량 절연막상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 용량 절연막은 제1 유전막 및 제2 유전막을 포함하고, 상기 제1 유전막은 원자층 화학 기상 증착 공정에 의해 상기 하부 전극 상에 또는 상기 제2 유전막 상에 코팅되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제1 유전막은 알루미나막으로 구성되고, 상기 제2 유전막은 금속 산화막으로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 금속 산화막은, Ta2O5막, ZrO2막, HfO2막, SrTiO3막, (Ba, Sr)TiO3막, 및 Pb(Zr, Ti)O3막으로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서, 상기 제1 유전막은, 반응 가스가 트리메틸 알루미늄(TMA) 및 산화 가스를 포함하는 원자층 화학 기상 증착 공정에 의해, 상기 하부 전극 상에 또는 상기 제2 유전막 상에 코팅되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 용량 절연막은, Ta2O5막, ZrO2막, HfO2막, SrTiO3막, (Ba, Sr)TiO3막, 및 Pb(Zr, Ti)O3막으로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 금속막은 금속 산화물 또는 금속 질화물로 구성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 금속 산화물은 RuO2또는 IrO2이고, 상기 금속 질화물은 TiN, TaN, 및 WN 의 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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