JP5989056B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
なお、本明細書では、単位メモリセルが集まった領域をメモリセル領域、選択・読出し・書込み用の周辺回路を含めた全体をメモリ回路領域と記載する。
しかしながら、メモリ回路のキャパシタ高さが高くなると、ロジック回路のコンタクト抵抗がキャパシタ高さに応じて高くなり、ロジック回路の性能が低下することがあった。
また、特許文献1に記載の技術においては、メモリ回路領域におけるメタル配線のピッチは、ゲート配線よりも密ピッチで形成されている。このような構造は、メモリ回路領域の微細化を妨げることになる。そのため、特許文献1に記載の技術は、例えば混載DRAMのように、メモリ回路領域の高密度化が求められるような半導体装置に適用するのが困難であった。
基板上に形成され、第1の絶縁膜に配線が埋め込まれた配線層と第2の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をMとし、前記メモリセル領域を構成する前記ローカル配線層の層数をNとしたとき(MおよびNは自然数であって、M>N)、
(M−N)層のあるいは(M−N+1)層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置が提供される。
基板上に形成され、第1の絶縁膜に配線が埋め込まれた配線層と第2の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層を備え、
平面視において、前記基板内に設けられメモリセル領域と入出力回路領域とを有しており、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリ回路領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をMとし、前記メモリセル領域を構成する前記ローカル配線層の層数をNとしたとき(MおよびNは自然数であって、M>N)、
(M−N+1)層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されていることを特徴とする、半導体装置が提供される。
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をMとし、前記メモリセル領域を構成する前記ローカル配線層の層数をNとしたとき(MおよびNは自然数であって、M>N)、
前記メモリ回路領域のみに、ローカル配線であるビット線を形成する工程と、
前記ロジック回路領域に、(M−N+1)層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、(M−N+1)層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法が提供される。
基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をMとし、前記メモリセル領域を構成する前記ローカル配線層の層数をNとしたとき(MおよびNは自然数であって、M>N)、
前記メモリ回路領域および前記ロジック回路領域に、第1のローカル配線層を形成する工程と、
前記ロジック回路領域に、(M−N)層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、(M−N)層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、を備える、半導体装置の製造方法が提供される。
そこで、本発明においては、ロジック回路のローカル配線層の層数Mを、全体のローカル配線層数の上限値としている場合に、ロジック回路の配線層の層数Mから、メモリ回路のローカル配線層の層数Nを除いた(M−N)層あるいは(M−N+1)層のスペース(配線層の積層方向のスペース)を最大限に利用して、容量素子の高さを高くしている。このため、メモリ回路を微細化したとしても、ロジック回路の配線層の構造を変更しなくても、メモリ回路の容量素子の高さを高くすることができる。したがって、本発明においては、ロジック回路のコンタクトの抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を最大限に高めることができる。
図1は、本実施の形態における半導体装置を模式的に示す上面図である。図3は、本実施の形態における半導体装置のメモリ回路領域を模式的に示す上面図である。また、図2、図4および図5は、それぞれ図3中のA−A'断面方向、B−B'断面方向、C−C'断面方向から見たときの、本実施の形態における半導体装置の構成を示す断面図である。
また、本実施の形態の半導体装置は、メモリ回路領域200とロジック回路領域206とが混載された半導体基板(シリコン基板101)上に、不図示のSRAM領域を有してもよい。
なお、本実施の形態においては、メモリセル領域202だけに形成されたローカル配線(ビット線)が存在している。このため、メモリ回路領域200とロジック回路領域206を合わせたローカル配線層の層数はM+1になる。
シリコン基板101上に、半導体素子(トランジスタ)が設けられており、このトランジスタ間は、素子分離領域103で分離されている。このトランジスタは、シリコン基板101上に設けられたゲート絶縁膜152およびゲート電極102と、ゲート電極102の両側のシリコン基板101の表層近傍に設けられた拡散層108とで構成されている。拡散層108は、ソースドレインとして機能する。また、ゲート電極102の側壁上にはサイドウォール153が設けられている。また、トランジスタ上には、エッチングストッパ膜151、第1コンタクト絶縁層104および第2コンタクト絶縁層105が設けられている。
ローカル配線層とは、最も半導体基板(シリコン基板101)に近い配線の最小ピッチ(ライン状部分のピッチ)と同程度(大きくても1.1倍まで)の最小ピッチの配線を少なくとも一つは有する配線層のことである。このローカル配線層を構成するローカル配線の配線幅は、通常は、最長100μm程度となる。各領域(例えば、メモリ回路領域200、あるいはロジック回路領域206)におけるローカル配線は、その領域の、最も半導体基板に近い配線の最小ピッチを基に定義され、チップ上の異なる領域の設計ルールが違う場合には、ローカル配線の幅は、領域ごとに違った値になることになる。
また、多層ローカル配線層は、第1の絶縁膜に配線が埋め込まれた配線層と第2の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成されている。
一方、ロジック回路領域206に位置するローカル配線層には、ロジック回路を構成する各種素子を相互に接続してロジック回路を構成する配線が形成され、かつロジック回路領域206に位置するローカル配線層の各配線層には、ロジック回路を構成する配線(ローカル配線)が設けられている。
このようなローカル配線は、メモリ回路領域200内でのみ延在するか、またはロジック回路領域206内で延在する。
また、グローバル配線層には、メモリセル領域202およびロジック回路に電力を供給する電源ライン(グローバル配線123、第6配線121)が形成されている。グローバル配線層中のグローバル配線(セミグローバル配線を含む)は、メモリ素子群で構成される第1機能ブロックやトランジスタ群で構成される第2機能ブロック等の機能ブロック同士を接続する。たとえば、本実施の形態においては、グローバル配線は、メモリセル領域202とロジック回路領域206とを接続している。これらの配線は、配線幅が太くかつ配線膜厚が厚い金属配線となる。
本実施の形態においては、メモリセル領域202上に配置が必要なローカル配線数として、たとえば最少3つとすることができる。一つはビット線130であり、もう一つはゲート吊り配線117'であり、さらにもう一つがグローバルビット線119'である。
図3に示すように、シリコン基板101上には、拡散層140、ワード線141(=選択トランジスタ)、ビット線142、ビットコンタクト143、容量コンタクト144が設けられている。図3には示していないが、拡散層140の間には、素子分離領域が設けられている。また、容量コンタクト144の上部の絶縁層中にメモリ素子が設けられている。
また、図4および図5に示すように、DRAM(容量素子150)上の第5の配線層に、グローバルビット線119'が設けられている。
ここで、DRAMの1ビットは、1Tr(トランジスタ)、1キャパシタで構成されている。このDRAMは、Trをオンオフするワード線とDRAMにデータを出し入れするビット線とに接続されている。そして、グローバルビット線119'は、センスアンプの信号をIOバスに出力するためなどに用いられる。
この半導体装置の製造方法は、基板(シリコン基板101)上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、平面視において、シリコン基板101内に設けられたメモリ回路領域200に形成され、多層配線層内に埋め込まれているメモリ素子(容量素子150)を有するメモリセル領域202と、平面視において、メモリ回路領域200に形成され、容量素子150を制御する周辺回路204と、平面視において、シリコン基板101のうちメモリ回路領域200とは異なる領域であるロジック回路領域206に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
ロジック回路を構成するローカル配線層の層数をMとし、メモリセル領域202を構成するローカル配線層の層数をNとしたとき(MおよびNは自然数であって、M>N)、メモリ回路領域200のみに、ローカル配線であるビット線130を形成する工程と、ロジック回路領域206に、(M−N+1)層のローカル配線を形成する工程と、メモリ回路領域200において、(M−N+1)層のローカル配線層にわたって容量素子150を形成する工程と、該ローカル配線層上および容量素子150上に、残りの(N−1)層のローカル配線層をさらに形成する工程と、を備える。
また、ビット線130の材料が、タングステン、アルミニウム、チタン、窒化チタン、タンタル、窒化タンタルから選ばれる材料を主成分とすることができる。
ここで、本実施の形態では、コンタクトおよびビット線130として、たとえばタングステン(W)を用いる。
本実施の形態の混載DRAMにおいては、ロジック回路を構成する配線が形成された配線層(ローカル配線層)の層数をMとし、メモリセル領域202を構成する配線が形成された配線層(ローカル配線層)の層数をNとしたとき(M>N)、(M−N+1)層の配線層(1層は、ロジック回路部にはないビット線130が形成されている)にわたって、メモリ素子(容量素子150)が設けられている。この(M−N)層の配線層は、ロジック回路の動作に必要な配線層の厚みから、メモリセル領域202の動作に必要な配線層の厚みを除いた、残りの配線層厚み分の利用可能なスペースに相当する。この残りスペースを最大限に利用して、容量素子150の高さを高くすることができる。このため、メモリ回路を高密度化(微細化)したとしても、ロジック回路のコンタクト高さを高くせずに、メモリセル領域202の容量素子150の高さを高くすることができる。したがって、本実施の形態においては、ロジック回路のコンタクトの寄生抵抗の増加を抑制しつつ、メモリ回路のキャパシタ容量を少なくとも維持させ、さらには最大限に高めることができる。
図6および図7は、第2の実施の形態における半導体装置を示す断面図である。
図6に示すように、第2の実施の形態においては、上部電極ラインとして、第3の配線層の第3配線115を使用せずに、第4の配線層の第4配線117の一部を使用する点が第1の実施の形態と異なる。この場合においても、第1の実施の形態と同様の効果が得られる。また、上部電極ラインを設ける位置が一層分高くなる分、容量素子150の高さを高くできる。したがって、第2の実施の形態においては、容量素子150の容量を第1の実施の形態と比較して増加させることができる。
まず、第1の配線層から第3の配線層を形成する。この後、第4の配線層を構成する絶縁層の一部を形成し、上述の方法と同様にして、容量素子150用の開口部を形成する。この開口部内に、下部電極膜131、容量絶縁膜132、上部電極膜133および金属膜134を形成する。この金属膜134は、エッチングで加工する。そして、第4の配線層を構成する残りの絶縁層を追加成膜する。
図8は、第3の実施の形態における半導体装置を示す断面図である。
第3の実施の形態においては、容量素子150はSAC(Self−Align Contact)構造を有し、かつ第2容量コンタクトが無い点が第1の実施の形態と異なる。
第1の実施の形態における第2容量コンタクトのスペースを、第3の実施の形態では、容量素子150用のスペースとして利用できる。これにより、第2容量コンタクトが無い状態で、容量素子150は第1容量コンタクト106'を介して拡散層108と接続できる。このため、メモリセル領域202内では、第2コンタクトが不要となる。この場合、ロジック回路の第2コンタクト107をCuで埋め込み、Cu−Plugにすることで、コンタクト抵抗を低減することが可能になる。また、第3の実施の形態では、第1の実施の形態と比較して、凸部状の底部分だけキャパシタ容量を向上させることができる。また、第3の実施の形態においても、第1の実施の形態と同様の効果が得られる。
図9は、第4の実施の形態における半導体装置を示す断面図である。
第4の実施の形態においては、第1コンタクト絶縁層104と第2コンタクト絶縁層105との間に、ビットコンタクト絶縁層135を設けた点が、第1の実施の形態と異なる。
本実施の形態では、第1容量コンタクト106'の周囲にビットコンタクト絶縁層135を設ける。また、ビットコンタクト絶縁層135は所定の厚みを有する。これにより、第1容量コンタクト106'とビット線130との形成位置を離すことができる。このため、ビット線130が目ずれて、ビット線130と第1容量コンタクト106'とがショートする可能性をより確実に低減させることができる。また、第4の実施の形態においても、第1の実施の形態と同様の効果が得られる。
また、第5の実施の形態においては、メモリ回路領域200のローカル配線であるビット線をロジック回路部(例えば第1配線)の配線材料と同一にすることができる。ビット線の材料は、配線材料と同じ、たとえば、銅とすることができる。
また、本実施の形態の半導体装置は、以下の態様を含むことができる。
(1)基板上に形成され、ビット配線を含む配線および絶縁層により構成された配線層が複数積層された多層配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層配線層内に埋め込まれているメモリ素子を有するメモリ回路と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板のうち前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備え、
前記ロジック回路を構成する配線を有する前記配線層の層数をMとし、前記メモリ回路を構成する配線を有する前記配線層の層数をNとしたとき(MおよびNは自然数であって、M>N)、
(M−N)層の前記配線層にわたって、前記メモリ素子が設けられている、半導体装置。
(2)前記ビット配線以外の前記配線がダマシン構造を有し、
前記ビット配線が形成されている前記配線層をビット配線層としたとき、前記ロジック回路領域における前記ビット配線層には、前記配線が形成されている、(1)に記載の半導体装置。
(3)前記ビット配線を含む前記配線がダマシン構造を有し、
前記ビット配線が形成されている前記配線層をビット配線層としたとき、前記ロジック回路領域における前記ビット配線層には、前記配線が形成されている、(1)に記載の半導体装置。
102 ゲート電極
102' ワード線
103 素子分離領域
104 第1コンタクト絶縁層
105 第2コンタクト絶縁層
106 第1コンタクト
106' 第1容量コンタクト
106''ビットコンタクト
107 第2コンタクト
107' 第2容量コンタクト
108 拡散層
109 シリサイド層
110 エッチングストッパ膜
111 第1配線
112 第1ローカル配線絶縁層
113 第2配線
114 第2ローカル配線絶縁層
115 第3配線
115' 上部電極ライン
116 第3ローカル配線絶縁層
117 第4配線
117' ゲート吊り配線
118 第4ローカル配線絶縁層
119 第5配線
119' グローバルビット線
120 第5ローカル配線絶縁層
121 第6配線
122 セミグローバル配線絶縁層
123 グローバル配線
124 第1グローバル配線絶縁層
125 第2グローバル配線絶縁層
126 エッチングストッパ膜
127 第3ビア
130 ビット線
131 下部電極膜
132 容量絶縁膜
133 上部電極膜
134 金属膜
135 ビットコンタクト絶縁層
140 拡散層
141 ワード線
142 ビット線
143 ビットコンタクト
144 容量コンタクト
145 ゲート吊り配線
150 容量素子
151 エッチングストッパ膜
152 ゲート絶縁膜
153 サイドウォール
211 第1配線
212 第1ローカル配線絶縁層
213 第2配線
214 第2ローカル配線絶縁層
215 第3配線
216 第3ローカル配線絶縁層
217 第4配線
218 第4ローカル配線絶縁層
219 第5配線
220 第5ローカル配線絶縁層
221 第6配線
222 第6ローカル配線絶縁層
223 第7配線
224 第7ローカル配線絶縁層
225 第8配線
226 セミグローバル配線絶縁層
200 メモリ回路領域
202 メモリセル領域
204 周辺回路
206 ロジック回路領域
Claims (9)
- 基板上に形成され、第1の絶縁膜に配線が埋め込まれた配線層と第2の絶縁膜にコンタクト又はビアが埋め込まれたコンタクト層を、繰り返し積層して形成された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域に形成されたロジック回路領域と、を備え、
前記ロジック回路領域を構成する配線を有するローカル配線層の層数をMとし、前記メモリセル領域を構成する前記ローカル配線層の層数をNとしたとき(MおよびNは自然数であって、M>N)、
(M−N)層の前記多層ローカル配線層にわたって、前記メモリ素子が形成されており、
さらに、
前記多層ローカル配線層の厚さ方向において、前記メモリ素子よりも下に位置する第1絶縁膜と、
前記第1絶縁膜に形成され、前記メモリ回路領域に位置するビット線と、
前記第1絶縁膜に形成され、前記ロジック回路領域に位置する第1配線と、
を備え、
前記多層ローカル配線層は、
第2絶縁膜と、
前記第2絶縁膜に形成され、前記ロジック回路領域に位置する第2配線と、
前記メモリ素子に接続し、かつ前記メモリ素子を覆う導電性部材と、
を備え、
前記多層ローカル配線層の厚さ方向において、前記メモリ素子の上端は、前記第2絶縁膜の下面と上面との間に位置し、
前記多層ローカル配線層の厚さ方向において、前記メモリ素子の下端は、前記第2絶縁膜の下面よりも下に位置し、
前記第2配線の上面は、前記第2絶縁膜の上面から露出し、
前記第2配線の下面は、前記第2絶縁膜の下面よりも上に位置しており、
前記導電性部材の上面は、前記第2絶縁膜の上面から露出している半導体装置。 - 請求項1に記載の半導体装置において、
前記ビット線の下面は、前記第1絶縁膜の下面から露出し、
前記ビット線の上面は、前記第1絶縁膜の上面から露出し、
前記第1配線の下面は、前記第1絶縁膜の下面から露出し、
前記第1配線の上面は、前記第1絶縁膜の上面から露出している半導体装置。 - Nが4であり、前記メモリセル領域を構成するローカル配線が、前記ビット線、上部電極ライン、ゲート吊り配線およびグローバルビット線であることを特徴とする、請求項1又は2に記載の半導体装置。
- 前記ロジック回路領域に形成された前記多層ローカル配線層を構成するローカル配線の材料が、銅を主成分としていることを特徴とする、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記メモリ素子の底部の一部が、前記底部の下側に向かって凸部状に設けられていることを特徴とする、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記メモリ回路領域のセミグローバル配線及びグローバル配線の層数と、前記ロジック回路領域のセミグローバル配線及びグローバル配線の層数が同じであることを特徴とする、請求項1〜5のいずれか一項に記載の半導体装置。
- 基板上に形成され、配線および絶縁層により構成された配線層が複数積層された多層ローカル配線層と、
平面視において、前記基板内に設けられたメモリ回路領域に形成され、前記多層ローカル配線層内に埋め込まれているメモリ素子を有するメモリセル領域と、
平面視において、前記メモリ回路領域に形成され、前記メモリ素子を制御する周辺回路と、
平面視において、前記基板内の前記メモリ回路領域とは異なる領域であるロジック回路領域に形成され、トランジスタを有するロジック回路と、を備える半導体装置の製造方法であって、
前記ロジック回路領域を構成するローカル配線層の層数をMとし、前記メモリセル領域を構成する前記ローカル配線層の層数をNとしたとき(MおよびNは自然数であって、M>N)、
前記メモリ回路領域および前記ロジック回路領域に、第1のローカル配線層を形成する工程と、
前記ロジック回路領域に、(M−N)層のローカル配線層を形成する工程と、
前記メモリ回路領域おいて、(M−N)層のローカル配線層にわたって前記メモリ素子を形成する工程と、
前記ローカル配線層上および前記メモリ素子上に、残りのローカル配線層をさらに形成する工程と、
を備え、
前記半導体装置は、
前記多層ローカル配線層の厚さ方向において、前記メモリ素子よりも下に位置する第1絶縁膜と、
前記第1絶縁膜に形成され、前記メモリ回路領域に位置するビット線と、
前記第1絶縁膜に形成され、前記ロジック回路領域に位置する第1配線と、
を備え、
前記多層ローカル配線層は、
第2絶縁膜と、
前記第2絶縁膜に形成され、前記ロジック回路領域に位置する第2配線と、
前記メモリ素子に接続し、かつ前記メモリ素子を覆う導電性部材と、
を備え、
前記多層ローカル配線層の厚さ方向において、前記メモリ素子の上端は、前記第2絶縁膜の下面と上面との間に位置し、
前記多層ローカル配線層の厚さ方向において、前記メモリ素子の下端は、前記第2絶縁膜の下面よりも下に位置し、
前記第2配線の上面は、前記第2絶縁膜の上面から露出し、
前記第2配線の下面は、前記第2絶縁膜の下面よりも上に位置しており、
前記導電性部材の上面は、前記第2絶縁膜の上面から露出している半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、
前記ビット線の下面は、前記第1絶縁膜の下面から露出し、
前記ビット線の上面は、前記第1絶縁膜の上面から露出し、
前記第1配線の下面は、前記第1絶縁膜の下面から露出し、
前記第1配線の上面は、前記第1絶縁膜の上面から露出している半導体装置の製造方法。 - 前記メモリ素子を形成する工程は、350℃以下で行う、請求項7又は8に記載の半導体装置の製造方法。
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