JP2004363151A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】強誘電体または高誘電体を有する容量絶縁膜の焼結時に発生する酸素侵入によるコンタクト不良を防止。
【解決手段】半導体基板上に、ソース領域またはドレイン領域１に接続されたコンタクトプラグ５の上に下方より順に導電性バリア膜６と、導電性バリア膜６の上に導電性酸素バリア膜７と、導電性酸素バリア膜７の上に下部電極８が形成されて、下部電極８の上に強誘電体または高誘電体を有する容量絶縁膜１０および上部電極１１からなる容量素子を有する。ここで、導電性酸素バリア膜７を形成する前に、導電性バリア膜６の表面をプラズマ処理している。
【選択図】 図１
【解決手段】半導体基板上に、ソース領域またはドレイン領域１に接続されたコンタクトプラグ５の上に下方より順に導電性バリア膜６と、導電性バリア膜６の上に導電性酸素バリア膜７と、導電性酸素バリア膜７の上に下部電極８が形成されて、下部電極８の上に強誘電体または高誘電体を有する容量絶縁膜１０および上部電極１１からなる容量素子を有する。ここで、導電性酸素バリア膜７を形成する前に、導電性バリア膜６の表面をプラズマ処理している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体あるいは高誘電体を含む容量絶縁膜を有する容量素子およびその容量素子を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。それに伴ってダイナミックＲＡＭの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。
【０００３】
さらに従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行われている。これら高誘電体または強誘電体を容量絶縁膜に用いた半導体記憶装置において、この容量絶縁膜の高信頼性を得ることが重要である。
【０００４】
以下、従来の半導体装置について、図面を参照しながら説明する。
【０００５】
図１６は従来の半導体記憶装置の主要部断面図である。図１６に示すように、ソース領域またはドレイン領域１、ゲート電極２からなるトランジスタが集積化された半導体基板全面を覆う保護絶縁膜３と絶縁性バリア膜４が形成されている。さらに、保護絶縁膜３と絶縁性バリア膜４にソース領域またはドレイン領域に接続されたコンタクトプラグ５が形成されている。そして、保護絶縁膜３と絶縁性バリア膜４を貫通するコンタクトプラグ５を介して導電性バリア膜６が形成されている。導電性バリア膜６の上には導電性酸素バリア膜７が形成され、さらに上には下部電極８が形成されている。前記導電性バリア膜６と前記導電性酸素バリア膜７および下部電極８からなる積層膜の側壁を覆うように電気的に絶縁する埋め込み絶縁膜９が形成されている。さらに、前記下部電極８の上にはＰｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９等の強誘電体からなる容量絶縁膜１０が形成され、容量絶縁膜１０の上に上部電極１１が形成されている。容量絶縁膜１０と上部電極１１の上面および側壁を覆うように、絶縁性水素バリア膜１２が形成されている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開２００２−１４１４７８号公報（図１（ｂ））
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の従来の半導体記憶装置では、製造工程中における強誘電体である容量絶縁膜を結晶化する際の影響で、コンタクト不良が発生するという課題と、容量素子形成以降の工程での熱処理により、強誘電体である容量絶縁膜の特性が劣化するという課題を有している。
【０００８】
この点について、図１７と図１８および図１９を用いて説明する。図１７と図１８および図１９は従来の半導体記憶装置の製造方法による不良発生メカニズムの説明図である。
【０００９】
第１の課題は、図１７に示すように、コンタクトプラグ５上に窒化チタンからなる導電性バリア膜６が形成されている。次に、導電性バリア膜６上には窒化チタンアルミニウムからなる導電性酸素バリア７膜が形成されて、さらに上方に下部電極８が形成されている。そして下部電極８上に強誘電体である容量絶縁膜１０を形成する際、ペロブスカイト構造を有する良好な分極特性を持つ前記容量絶縁膜１０を得るには、６００℃から８００℃における酸素雰囲気中での熱処理が必要である。この時に柱状構造を有している前記下部電極８の粒界を通じて、上方向から酸素が拡散し、前記導電性酸素バリア膜７および前記導電性バリア膜６を酸化してしまうことで、結果としてコンタクトプラグ５表面を酸化して、コンタクト不良が発生するという課題を有していた。
【００１０】
第２の課題は、図１８に示すように、窒化チタンからなる導電性バリア膜６を堆積する際は、▲１▼式で示すように四塩化チタンとアンモニアのガスを用いたＣＶＤ法で堆積し、結果として窒化チタンである前記導電性バリア膜６中に塩素が残留する。その後の強誘電体である容量絶縁膜１０を形成する際の６００℃から８００℃における熱処理で、窒化チタンである前記導電性バリア膜６中の塩素が上方に拡散し、窒化チタンアルミニウムからなる導電性酸素バリア膜７中のアルミニウムを腐食して、コンタクト不良が発生するという課題を有していた。
【００１１】
第３の課題は、図１９に示すように、容量素子形成以降の工程における配線形成での必要な熱処理により、埋め込み絶縁膜９から発生する水素および水分の拡散・熱拡散で、強誘電体である容量絶縁膜１０の特性が劣化するという課題を有していた。特に水素による容量絶縁膜１０の還元劣化が懸念されている。
【００１２】
本発明の目的は、上記課題に鑑みてなされたものであり、下部電極の上方向から拡散してくる酸素および導電性バリア膜中から拡散してくる塩素を抑制するために、導電性バリア膜の表面を改質することで、上方に堆積される導電性酸素バリア膜の組成、結晶性などを改善して耐酸化性を向上し、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給でき、かつコンタクト不良を防止できること、および容量素子形成以降の工程での熱処理による周辺の層間絶縁膜中から発生する水素および水分を低減することで、強誘電体である容量絶縁膜の特性を劣化防止できる信頼性の高い容量素子を備えた半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１に記載の発明は、ソース領域、ドレイン領域およびゲート電極からなるトランジスタが形成された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上に下方より順に導電性バリア膜と、前記導電性バリア膜の上に導電性酸素バリア膜と、さらに前記導電性酸素バリア膜の上に下部電極が形成され、さらに前記下部電極上の強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子が形成された半導体記憶装置において、前記導電性バリア膜の表面がプラズマ処理されている。
【００１４】
また、本発明の請求項２に記載の発明は、ソース領域、ドレイン領域およびゲート電極からなるトランジスタが形成された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上に下方より順に導電性バリア膜と、前記導電性バリア膜の上に導電性酸素バリア膜と、さらに前記導電性酸素バリア膜の上に下部電極が形成され、さらに前記下部電極上の強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子が形成された半導体記憶装置において、前記導電性バリア膜の表面が化学エッチング処理されている。
【００１５】
また、本発明の請求項３に記載の発明は、半導体基板上に、ソース領域、ドレイン領域およびゲート電極からなるトランジスタを形成する工程と、前記半導体基板上に絶縁膜を形成し、前記絶縁膜中に前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグ上に下方より順に導電性バリア膜、導電性酸素バリア膜を形成する工程と、前記導電性酸素バリア膜上に下方より順に下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極とで構成される容量素子を形成する工程を備え、前記導電性バリア膜形成後に、該導電性バリア膜の表面をプラズマ処理するものである。
【００１６】
また、本発明の請求項４に記載の発明は、請求項２に記載の半導体記憶装置において、前記コンンタクトプラグ上に形成された前記導電性バリア膜の表面が化学エッチング処理されている。
【００１７】
また、本発明の請求項５に記載の発明は、請求項３に記載の半導体記憶装置の製造方法において、前記導電性バリア膜は、チタン、タンタル、窒化チタン、窒化タンタル、チタンアルミニウム、タンタルアルミニウムのいずれか一つから選択されており、前記導電性バリア膜の表面をプラズマ処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することである。
【００１８】
また、本発明の請求項６に記載の発明は、請求項４に記載の半導体記憶装置の製造方法において、前記導電性バリア膜は、チタン、タンタル、窒化チタン、窒化タンタル、チタンアルミニウム、タンタルアルミニウムのいずれか一つが選択されて、前記導電性バリア膜の表面を化学エッチング処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することである。
【００１９】
また、本発明の請求項７に記載の発明は、請求項３に記載の半導体記憶装置の製造方法において、前記導電性バリア膜の表面をプラズマ処理する際は、水素とアンモニアおよびアルゴン、窒素からなる混合ガスまたは、いずれか一つを選択したガスを用いたチャンバー雰囲気で、前記導電性バリア膜の表面をプラズマ処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することである。
【００２０】
また、本発明の請求項８に記載の発明は、請求項４に記載の半導体記憶装置の製造方法において、前記導電性バリア膜の表面を化学エッチング処理する際は、フッ化水素酸水溶液で前記導電性バリア膜の表面を化学エッチング処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することである。
【００２１】
また、本発明の請求項９に記載の発明は、請求項３、４に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜は窒化チタンアルミニウムを有することである。
【００２２】
また、本発明の請求項１０に記載の発明は、請求項３に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜は窒化チタンアルミニウムであり、前記導電性バリア膜の表面をプラズマ処理した上で、前記導電性酸素バリア膜が形成されており、前記導電性バリア膜中に塩素が含有されていないことである。
【００２３】
また、本発明の請求項１１に記載の発明は、請求項３、４に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜である窒化チタンアルミニウム膜中には、ＴｉＡｌ３Ｎ、Ｔｉ３ＡｌＮ、Ｔｉ２ＡｌＮ、Ｔｉ３Ａｌ２Ｎ結晶構造のいずれか一つを含有していないことである。
【００２４】
また、本発明の請求項１２に記載の発明は、請求項３、４に記載の半導体記憶装置の製造方法において、前記下部電極の上に形成された強誘電体あるいは高誘電体からなる容量絶縁膜を高温酸素雰囲気で結晶化することにより、前記導電性酸素バリア膜と上方の前記下部電極の界面に新たに形成された層には、前記導電性酸素バリア膜の上に、下方より順に酸化チタン層および酸化アルミニウム層の二層構造を有することである。
【００２５】
また、本発明の請求項１３に記載の発明は、請求項１２に記載の半導体記憶装置の製造方法において、前記高温酸素雰囲気での結晶化は、約８００℃以下の酸素雰囲気中で熱処理を行うことである。
【００２６】
また、本発明の請求項１４に記載の発明は、請求項１２に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜である窒化チタンアルミニウム膜中に含有されているアルミニウム原子量／（チタン原子量＋アルミニウム原子量）は、約６０ａｔｏｍｉｃ％以下を含有していることである。
【００２７】
また、本発明の請求項１５に記載の発明は、ソース領域、ドレイン領域およびゲート電極からなるトランジスタが形成された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上に下部電極が形成され、さらに前記下部電極上の強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子が形成され、前記容量素子の周囲を覆う層間絶縁膜が形成された半導体記憶装置において、前記層間絶縁膜の表面が窒素プラズマ処理されて窒素を含んだシリコン酸化層を有することである。
【００２８】
また、本発明の請求項１６に記載の発明は、半導体基板上に、ソース領域、ドレイン領域およびゲート電極からなるトランジスタを形成する工程と、前記半導体基板上に絶縁膜を形成し、前記絶縁膜中に前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグ上に下方より順に下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極とで構成される容量素子を形成する工程と、前記容量素子の周囲を覆う層間絶縁膜を形成する工程とを備え、前記層間絶縁膜を形成した直後、前記層間絶縁膜の表面を窒素プラズマ処理することである。
【００２９】
このような構成とすることで、導電性バリア膜を改質するに伴い、上方に堆積される導電性酸素バリア膜の組成、結晶性などを改善して耐酸化性を向上し、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給でき、かつコンタクト不良を防止できる。また強誘電体である容量絶縁膜の周辺を覆う層間絶縁膜中に残留する水素および水分の量を低減することで、誘電体特性の劣化を抑制できる。
【００３０】
【発明の実施の形態】
以下、本発明の第１の実施形態について、図面を参照しながら概要を説明する。
【００３１】
図１は本発明の第１の実施形態による半導体記憶装置の主要部断面図である。本発明の半導体記憶装置は、ソース領域またはドレイン領域１、ゲート電極２からなるトランジスタが集積化された半導体基板上の全面を覆う保護絶縁膜３と耐酸化性のある絶縁性バリア膜４を有する。次に、保護絶縁膜３と絶縁性バリア膜４を貫通するコンタクトプラグ５を有する。次に、コンタクトプラグ５の上方に接続されたＣＶＤ法で堆積された窒化チタンである導電性バリア膜６と、さらに、上方に窒化チタンアルミニウムである導電性酸素バリア膜７を有し、導電性酸素バリア膜７上に下方から順にイリジウム、イリジウム酸化物、プラチナの積層膜からなる下部電極８を有する。窒化チタンである導電性バリア膜６、窒化チタンアルミニウムである導電性酸素バリア膜７の膜厚は各々４０ｎｍから６０ｎｍの範囲であり、イリジウム、イリジウム酸化物、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。次に、導電性バリア膜６と導電性酸素バリア膜７および下部電極８の側壁を覆うように、電気的に絶縁する埋め込み絶縁膜９を有し、この埋め込み絶縁膜９の表面は平坦化されており、下部電極８の表面と同じ高さになっている。次に、下部電極８の上にはＳｒＢｉ２Ｔａ２Ｏ９からなるペロブスカイト構造の容量絶縁膜１０を有し、さらに容量絶縁膜１０の上にはプラチナからなる上部電極１１を有する。その時のＳｒＢｉ２Ｔａ２Ｏ９、プラチナの膜厚は各々１００ｎｍから１５０ｎｍの範囲である。この上部電極１１上にレジストパターンを形成後、ドライエッチング法により、容量絶縁膜１０、上部電極１１を埋め込み絶縁膜９の上面もしくは下部電極８の上面の位置までパターンエッチングする。最後に、上部電極１１の上面およびエッチングで露出している容量絶縁膜１０、上部電極１１の各々側壁に絶縁性水素バリアメタル膜１２を有する。この絶縁性水素バリアメタル膜１２は酸化チタンアルミニウムで構成され、その時の膜厚は５ｎｍから１５ｎｍの範囲である。
【００３２】
また、図２は本発明の第１の実施形態における半導体記憶装置の製造方法の工程断面図である。
【００３３】
図２（ａ）に示すように、ソース領域またはドレイン領域１およびゲート電極２からなるトランジスタが集積化された半導体基板上の全面を覆うように保護絶縁膜３と耐酸化性のある絶縁性バリア膜４を形成し、ＣＭＰ法等を用いて平坦化する。次に、保護絶縁膜３と絶縁性バリア膜４にトランジスタのソース領域またはドレイン領域１に接続されたコンタクトホールをドライエッチングにより形成した後、コンタクトホール内にタングステンまたはポリシリコンからなるコンタクトプラグ５をＣＶＤ法とエッチバック法またはＣＶＤ法とＣＭＰ法との組み合わせで、堆積かつ平坦化形成する。次に、絶縁性バリア膜４上に露出しているコンタクトプラグ５上に、四塩化チタンとアンモニアのガスを用いたＣＶＤ法で、窒化チタンである導電性バリア膜６を堆積し、引き続き導電性バリア膜６の表面を同一のチャンバー内でのアンモニアによるプラズマ処理を施した後、またはフッ化水素酸水溶液で導電性バリア膜６の表面を軽くエッチングした後、窒化チタンアルミニウムである導電性酸素バリア膜７をスパッタリング法で堆積する。さらに導電性酸素バリア膜７上に下方から順にイリジウム、イリジウム酸化物、プラチナの積層膜からなる下部電極８をスパッタリング法で堆積し、ドライエッチング法によりパターニングする。なお、窒化チタンである導電性バリア膜６、窒化チタンアルミニウムである導電性酸素バリア膜７の膜厚は各々４０ｎｍから６０ｎｍの範囲であり、イリジウム、イリジウム酸化物、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。次に、導電性バリア膜６と導電性酸素バリア膜７の側壁および下部電極８の側壁と上面を覆うように、電気的に絶縁するプラズマＴＥＯＳの埋め込み絶縁膜９を形成する。なお、埋め込み絶縁膜９の膜厚は４００ｎｍから６００ｎｍの範囲である。
【００３４】
次に、図２（ｂ）に示すように、埋め込み絶縁膜９を下部電極８の表面を露出させるまでＣＭＰ法により研磨し、この埋め込み絶縁膜９を下部電極８の表面と同一の高さに平坦化形成する。次に、図２（ｃ）に示すように、膜厚が１００ｎｍから１５０ｎｍの範囲内であるビスマス層状ペロブスカイト構造を有するＳｒＢｉ２Ｔａ２Ｏ９からなる容量絶縁膜１０を有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）またはスパッタリング法によりウエハー全面に堆積し、更に容量絶縁膜１０の上に、プラチナからなる上部電極１１をスパッタリング法によりウエハー全面に堆積する。次に、容量絶縁膜１０を結晶化するために、酸素雰囲気で６５０℃から８００℃の範囲で熱処理を行う。次に、図２（ｄ）に示すように、この上部電極１１上にレジストパターンを形成後、ドライエッチング法により、容量絶縁膜１０、上部電極１１を埋め込み絶縁膜９の上面もしくは下部電極８の上面の位置までパターンエッチングする。最後に、図２（ｅ）に示すように上部電極１１の上面およびエッチングで露出している容量絶縁膜１０、上部電極１１の各々側壁に酸化チタンアルミニウムからなる絶縁性水素バリアメタル膜１２をＣＶＤ法またはスパッタ法により堆積する。この絶縁性水素バリアメタル膜１２は酸化チタンアルミニウムで構成され、その時の膜厚は５ｎｍから１５ｎｍの範囲である。なお、埋め込み絶縁膜９の上面に位置する絶縁性水素バリア膜１２は、容量素子以外の領域、例えばソース領域、ドレイン領域１へのコンタクトホールを形成する領域は、エッチングにより除去してもよい。
【００３５】
以上のように上記の第１の実施形態による半導体記憶装置およびその製造方法によれば、コンタクトプラグ５の上方側壁を耐酸化性のある絶縁性バリア膜４で覆い、かつ全ての容量素子を絶縁性水素バリア膜１２で覆うことができる構造を用いることにより、容量素子形成以降の工程の熱処理において、埋め込み絶縁膜９を通じて拡散してくる酸素を絶縁性バリア膜４で抑制できる構造を有しており、コンタクトプラグ５の上面の酸化を防止できる。かつ高温酸素雰囲気における酸化物誘電体層である容量絶縁膜１０の結晶化熱処理において、酸素が柱状構造を有する上部電極１１および下部電極８の粒界を容易に拡散できるため、下部電極８の下方にある導電性酸素バリア膜７が酸化されてしまう。本発明は導電性バリア膜６の表面をプラズマ処理または化学エッチングすることで表面結晶構造を非晶質化して、この非晶質化された表面に導電性酸素バリア膜７を堆積することで、細かい粒界を持たない酸化チタンアルミニウム合金が形成される。従って、容易に酸化される窒化チタンを有する導電性バリア膜６の酸化を防止し、かつ柱状構造を有する導電性バリア膜６を通じて拡散してくる酸素を、上方の導電性酸素バリア膜７で抑制することで、コンタクトプラグ５の上面の酸化を防止できる。
【００３６】
ここで、従来法による半導体記憶装置と本発明による半導体記憶装置の特性比較を行った結果を述べる。
【００３７】
まず、コンタクトサイズが０．２４μｍ径における８インチシリコンウエハー面内全点でのコンタクト抵抗の測定結果を図３に示す。なお、コンタクト抵抗はコンタクトプラグ５と下部電極８間の測定値である。まず、従来法の場合にはコンタクト抵抗が１０００Ωから８０００Ωまでばらついた。これは、前記のように下部電極８の下方の導電性酸素バリア膜７と導電性バリア膜６が、高誘電体や強誘電体の結晶化に必要な高温の酸素熱処理により耐酸化性が劣化し、酸素が下部電極８と導電性酸素バリア膜７および導電性バリア膜６の膜中を拡散し、コンタクトプラグ５の上面を酸化したと考える。一方、本実施形態の場合には、シリコンウエハー面内全点でのコンタクト抵抗が１３００Ωから２０００Ωの範囲であり、非常にばらつきも少なくかつ低抵抗化を実現できた。
【００３８】
また、コンタクトサイズを変化させた時のコンタクト抵抗の測定結果を図４に示す。なお、コンタクト抵抗はコンタクトプラグ５と下部電極８間の測定値である。従来法の場合には、８００℃、１分での酸素熱処理により、コンタクトサイズが０．２４μｍ径以下になるとコンタクト抵抗が急激に上昇し、コンタクトサイズが０．２５μｍ径以上ではコンタクト抵抗が４５００Ω近傍にあり、全体的にコンタクト抵抗が高いことがわかる。これは、前記のように下部電極８の下方の導電性酸素バリア膜７と導電性バリア膜６が、高誘電体や強誘電体の結晶化に必要な高温の酸素熱処理により耐酸化性が劣化し、酸素が下部電極８と導電性酸素バリア膜７および導電性バリア膜６の膜中を拡散し、コンタクトプラグ５の上面を酸化したと考える。一方、本実施形態の場合にはコンタクトサイズによらずコンタクト抵抗が１０００Ω以下であり、コンタクト抵抗が低く抑えられていることが確認された。
【００３９】
ここで、本発明の第１の実施形態による８００℃、１分での高温の酸素熱処理後の下部電極部におけるオージェ電子分光分析による酸素の深さ方向分布を図５に示す。導電性バリア膜に相当する窒化チタン層の表面処理を施さない場合の深さ方向分布１３であり、窒化チタン層の表面を化学エッチング処理した場合の深さ方向分布１４であり、また窒化チタン層の表面をプラズマ処理した場合の深さ方向分布１５である。導電性バリア膜に相当する窒化チタン層の表面処理を施さない場合は、窒化チタンアルミニウム層と下方の窒化チタン層共に膜中全体が酸化していた。一方、窒化チタン層の表面を化学エッチング処理またはプラズマ処理した場合は、窒化チタンアルミニウム層の表面近傍で酸素の拡散が止まっていることが確認された。そして、化学エッチング処理した場合の深さ方向分布１４とプラズマ処理した場合の深さ方向分布１５を比較すると、プラズマ処理した場合の方が窒化チタンアルミニウム層の表面近傍の酸化度合いが少ないことが確認された。
【００４０】
さらに、その時のＸ線回折による結晶構造を図６に示す。導電性バリア膜に相当する窒化チタン層の表面処理を施さない場合の結晶構造１６と窒化チタン層の表面処理をした場合の結晶構造１７を比較すると、窒化チタン層の表面処理を施さない場合は、窒化チタン層の上方の窒化チタンアルミニウム膜中にはＴｉＡｌ３Ｎ結晶面が存在しており、この結晶構造を持つことで窒化チタンアルミニウム膜中に多数の結晶粒界が存在している可能性があり、この結晶粒界を通じて、高温の酸素熱処理時に酸素が拡散してくると推測される。なお、ＴｉＮ結晶面は導電性バリア膜に相当する窒化チタン層から主に検出されていると考える。
【００４１】
次に、本発明の第１の実施形態による窒化チタン層の表面処理をした後の導電性酸素バリア膜である窒化チタンアルミニウム膜中に添加されているアルミニウム量を変化させた場合での酸素熱処理における窒化チタンアルミニウム耐酸化性評価結果を図７および図８を参照しながら説明する。
【００４２】
図７は本発明の実施形態における酸素熱処理温度に対するオージェ電子分光分析による窒化チタンアルミニウム表面の酸化膜厚であり、図８は本発明の実施形態における窒化チタンアルミニウム表面酸化に関するアレニウスプロットである。なお、図８に記載のｄは酸化膜厚であり、ｔは熱処理時間である。窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合は各々１８、１９であり、窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合は各々２０、２１である。
【００４３】
図７より、窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合１８と窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合２０を比較すると、各熱処理温度に対する酸化膜厚は、窒化チタンアルミニウム膜中のアルミニウム含有量が多いと、小さい傾向にあると考える。図８より、窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合１９および窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合２１における活性化エネルギーＥａを▲２▼式を用いて各々算出すると、Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合の活性化エネルギーＥａ（１．３３ｅＶ）は、Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合の活性化エネルギーＥａ（０．８４ｅＶ）の約１．６倍であり、文献（Ｙ．Ｍａｔｓｕｉ，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ａ２０（３），６０５（２００２））の約１．５倍と概ね一致することが確認された。従って、窒化チタンアルミニウム膜中のアルミニウム含有量が多くなると耐酸化性が増すと考える。
【００４４】
次に、本発明の第１の実施形態による導電性バリア膜はＣＶＤ法で窒化チタン膜を堆積するので、窒化チタン膜中には塩素が残留する。Ｘ線光電子分光分析による堆積温度に対する窒化チタン膜中の塩素含有量を図９に示す。窒化チタン膜の表面処理を施さない場合の膜中の塩素含有量２２と窒化チタン膜の表面をプラズマ処理した場合の膜中の塩素含有量２３を比較すると、窒化チタン膜の表面をプラズマ処理した場合は、窒化チタン膜の表面処理を施さない場合よりも膜中の塩素含有量が少ないことがわかる。また、堆積温度が高くなるにつれて、窒化チタン膜の表面処理を施さない場合の膜中の塩素含有量を減少傾向にあり、窒化チタン膜の表面をプラズマ処理することで、堆積温度に関わらずに膜中の塩素含有量が２ａｔｏｍｉｃ％以下であることが確認された。即ち、ＣＶＤ法かつプラズマ処理無しで堆積した窒化チタンである導電性バリア膜中の残留塩素は、高温の酸素熱処理で上層に拡散し、窒化チタンアルミニウムである導電性酸素バリア膜中のアルミニウムの腐食する可能性を含んでいる。従って、本発明のプラズマ処理により腐食によるコンタクト不良を防止できると考える。
【００４５】
次に、本発明の第１の実施形態による導電性酸素バリア膜である窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が５０ａｔｏｍｉｃ％以下で最適であると文献（Ｆ．Ｅｓａｋａ，Ｓｕｒｆ．Ｉｎｔｅｒｆａｃｅ Ａｎａｌ．２７，１０９８（１９９９））で言われている。窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が５０ａｔｏｍｉｃ％以下において、酸素拡散をブロックするメカニズムとして、窒化チタンアルミニウム膜の表面に熱拡散してくる酸素原子と、窒化チタンアルミニウム膜中の結晶構造に関与しない比較的動きやすいアルミニウム原子が、窒化チタンアルミニウム膜の表層に移動することで、この表層に酸化アルミニウム層が形成され、後から熱拡散してくる酸素をこの酸化アルミニウム層でブロックする。また、この前記文献によると、窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が６５ａｔｏｍｉｃ％の場合、窒化チタンアルミニウム膜の表層は酸化アルミニウムと酸化チタンが入り乱れた状態にあり、耐酸化性のある酸化アルミニウム層が均一に存在しないために、後から熱拡散してくる酸素をブロックできないと推察される。
【００４６】
ここで、本発明の第１の実施形態による８００℃、１分での高温の酸素熱処理後の導電性酸素バリア膜である窒化チタンアルミニウム膜におけるＸ線光電子分光分析による深さ方向分布を図１０に示す。図１０は窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が６０ａｔｏｍｉｃ％の際の８００℃、１分での酸素雰囲気中熱処理後のアルミニウムの深さ方向分布２４、チタンの深さ方向分布２５、酸素の深さ方向分布２６を示す。導電性酸素バリア膜の上に、下方より順に酸化チタン層および酸化アルミニウム層の二層構造が高温の酸素熱処理によって形成されることが確認された。従って、本発明の第１の実施形態における導電性酸素バリア膜である窒化チタンアルミニウム膜は、堆積初期状態として非晶質な構造を持ち、かつ含有されているＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）は６０ａｔｏｍｉｃ％以下であり、８００℃以下の酸素雰囲気中熱処理後でも導電性酸素バリア膜の上に、下方より順に酸化チタン層および酸化アルミニウム層の二層構造を有していることが確認された。
【００４７】
以下、本発明の第２の実施形態について、図面を参照しながら概要を説明する。
【００４８】
図１１は本発明の第２の実施形態における半導体記憶装置の製造方法の工程断面図である。図１１（ａ）に示すように、ソース領域またはドレイン領域１およびゲート電極２からなるトランジスタが集積化された半導体基板上の全面を覆うように保護絶縁膜３と耐酸化性のある絶縁性バリア膜４を形成し、ＣＭＰ法等を用いて平坦化する。次に、保護絶縁膜３と絶縁性バリア膜４にトランジスタのソース領域またはドレイン領域１に接続されたコンタクトホールをドライエッチングにより形成した後、コンタクトホール内にタングステンまたはポリシリコンからなるコンタクトプラグ５をＣＶＤ法とエッチバック法またはＣＶＤ法とＣＭＰ法との組み合わせで、堆積かつ平坦化形成する。次に、絶縁性バリア膜４上に露出しているコンタクトプラグ５上に、四塩化チタンとアンモニアのガスを用いたＣＶＤ法で、窒化チタンである導電性バリア膜６を堆積し、引き続き導電性バリア膜６の表面を同一のチャンバー内でのアンモニアによるプラズマ処理を施した後、またはフッ化水素酸水溶液で導電性バリア膜６の表面を軽くエッチングした後、窒化チタンアルミニウムである導電性酸素バリア膜７をスパッタリング法で堆積する。さらに導電性酸素バリア膜７上に下方から順にイリジウム、イリジウム酸化物、プラチナの積層膜からなる下部電極８をスパッタリング法で堆積し、ドライエッチング法によりパターニングする。なお、窒化チタンである導電性バリア膜６、窒化チタンアルミニウムである導電性酸素バリア膜７の膜厚は各々４０ｎｍから６０ｎｍの範囲であり、イリジウム、イリジウム酸化物、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。次に、導電性バリア膜６と導電性酸素バリア膜７の側壁および下部電極８の側壁と上面を覆うように、電気的に絶縁するプラズマＴＥＯＳの埋め込み絶縁膜９を形成する。なお、埋め込み絶縁膜９の膜厚は４００ｎｍから６００ｎｍの範囲である。
【００４９】
次に、図１１（ｂ）に示すように、埋め込み絶縁膜９を下部電極８の表面を露出させるまでＣＭＰ法により研磨し、この埋め込み絶縁膜９を下部電極８の表面と同一の高さに平坦化形成する。次に、図１１（ｃ）に示すように、膜厚が１００ｎｍから１５０ｎｍの範囲内であるビスマス層状ペロブスカイト構造を有するＳｒＢｉ２Ｔａ２Ｏ９からなる容量絶縁膜１０を有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）またはスパッタリング法によりウエハー全面に堆積し、更に容量絶縁膜１０の上に、プラチナからなる上部電極１１をスパッタリング法によりウエハー全面に堆積する。次に、容量絶縁膜１０を結晶化するために、酸素雰囲気で６５０℃から８００℃の範囲で熱処理を行う。次に、この上部電極１１上にレジストパターンを形成後、ドライエッチング法により、容量絶縁膜１０、上部電極１１を埋め込み絶縁膜９の上面もしくは下部電極８の上面の位置までパターンエッチングする。次に、図１１（ｄ）に示すように容量絶縁膜１０および上部電極１１の側壁と上面を覆うように、電気的に絶縁するプラズマＴＥＯＳの層間絶縁膜１１ａを堆積する前に、埋め込み絶縁膜９の表面を窒素プラズマ処理した後に層間絶縁膜１１ａを堆積する。なお、層間絶縁膜１１ａの膜厚は４００ｎｍから６００ｎｍの範囲である。最後に、図１１（ｅ）に示すように再度、層間絶縁膜１１ａの表面を窒素プラズマ処理した後に、層間絶縁膜１１ａ上方に酸化チタンアルミニウムからなる絶縁性水素バリアメタル膜１２をＣＶＤ法またはスパッタ法により堆積する。この絶縁性水素バリアメタル膜１２は酸化チタンアルミニウムで構成され、その時の膜厚は５ｎｍから１５ｎｍの範囲である。なお、層間絶縁膜１１ａの上面に位置する絶縁性水素バリア膜１２は、容量素子以外の領域、例えばソース領域、ドレイン領域１へのコンタクトホールを形成する領域は、エッチングにより除去してもよい。
【００５０】
以上のように埋め込み絶縁膜９および層間絶縁膜１１の表面を窒素プラズマ処理することで、その絶縁膜中に残留している水素および水分を追い出し、容量素子形成以降の工程における配線形成での必要な熱処理により、埋め込み絶縁膜９および層間絶縁膜１１から発生する水素および水分の量を減らすことで、強誘電体である容量絶縁膜１０の特性劣化を防止できる。
【００５１】
ここで、本発明の第２の実施形態による容量素子の電気特性結果を図１２に示す。図１２は容量素子形成以降で必要な配線工程における４００℃の水素シンタを行った後の容量素子の残留分極（Ｐｒ）を評価した結果である。図１２に示すように、本発明の層間絶縁膜の表面に窒素プラズマ処理を行った残留分極は、従来の窒素プラズマ処理を行わない方法に比べて、５回の繰返し測定により初期の残留分極が約２〜３μＣ／ｃｍ２大きいことが確認された。
【００５２】
次に、本発明の第２の実施形態においてプラズマＴＥＯＳ膜をシリコン基板上に堆積する。昇温脱離ガス分析によるプラズマＴＥＯＳ膜中からの水素脱離スペクトルを図１３に示し、昇温脱離ガス分析によるプラズマＴＥＯＳ膜中からの水分脱離スペクトルを図１４に示す。
【００５３】
図１３に示すように、プラズマＴＥＯＳ膜の表面に対して、窒素プラズマ処理を行わない時の水素脱離スペクトル２７に比べて、窒素プラズマ処理を行った時の水素脱離スペクトル２８の脱離量は、室温〜約５４０℃の領域で減少していることが確認された。
【００５４】
また図１４に示すように、プラズマＴＥＯＳ膜の表面に対して、窒素プラズマ処理を行わない時の水分の脱離スペクトル２９に比べて、窒素プラズマ処理を行った時の水分脱離スペクトル３０の脱離量は、室温〜約４８０℃の領域で減少していることも確認された。即ち、プラズマＴＥＯＳ膜の表面を窒素プラズマ処理することで、この膜中に残留している水素および水分の量を低減できることが分かった。
【００５５】
また、プラズマＴＥＯＳ膜の表面には極薄の窒素を含んだシリコン酸化層が形成されていると予想され、プラズマＴＥＯＳ膜の上に、スパッタリング法で堆積したＣｕ膜におけるオージェ電子分光分析による深さ方向分布を図１５に示す。
【００５６】
図１５に示すように、プラズマＴＥＯＳ膜の表面に対して、窒素プラズマ処理を行わないＣｕ深さ方向分布３１は、窒素プラズマ処理を行ったＣｕ深さ方向分布３２に比べて、深さ方向に分布が広がっており、窒素プラズマ処理された表面はＣｕの拡散をブロックする役目があると考える。また、Ｘ線光電子分光分析で測定したプラズマＴＥＯＳ膜の表面における窒素プラズマ処理有無に関する表面組成を表１に示す。表１に示すように、窒素プラズマ処理されたプラズマＴＥＯＳ膜の表面には、４．５ａｔｏｍｉｃ％の窒素を含んだシリコン酸化層が存在することが確認された。
【００５７】
【表１】
ここで、本実施形態においては、導電性酸素バリア膜を堆積する前に、下地膜となる導電性バリア膜の表面をプラズマ処理または化学エッチング処理で改質することにより、この下地膜の上方に堆積される導電性酸素バリア膜の耐酸化性が向上するものであり、また埋め込み絶縁膜および層間絶縁膜の表面を窒素プラズマ処理することで、その絶縁膜中に残留している水素および水分を低減できることは、上記実施形態で説明した様態に限られるものではない。
【００５８】
【発明の効果】
以上のように、本発明の容量素子、半導体記憶装置およびその製造方法によれば、下部電極の上方向から拡散してくる酸素および導電性バリア膜中から拡散してくる塩素を抑制するために、導電性バリア膜を改質することで、上方に堆積される導電性酸素バリア膜の耐酸化性を向上し、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給でき、かつ導電性バリア膜と接するコンタクトの不良を防止できる。また強誘電体である容量絶縁膜の周辺を覆う層間絶縁膜中に残留する水素および水分の量を低減することで、誘電体特性の劣化を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体記憶装置の主要部断面図
【図２】本発明の第１の実施形態における半導体記憶装置の製造方法の工程断面図
【図３】本発明の第１の実施形態におけるウエハー面内全点でのコンタクト抵抗の測定結果を示す図
【図４】本発明の第１の実施形態におけるコンタクトサイズを変化させた時のコンタクト抵抗の測定結果を示す図
【図５】本発明の第１の実施形態におけるオージェ電子分光分析による酸素の深さ方向分布を示す図
【図６】本発明の第１の実施形態におけるＸ線回折による結晶構造を示す図
【図７】本発明の第１の実施形態における窒化チタンアルミニウム表面の酸化膜厚を示す図
【図８】本発明の第１の実施形態における窒化チタンアルミニウム表面酸化に関するアレニウスプロットを示す図
【図９】本発明の第１の実施形態におけるＸ線光電子分光分析による堆積温度に対する窒化チタン膜中の塩素含有量を示す図
【図１０】本発明の第１の実施形態における窒化チタンアルミニウム膜におけるＸ線光電子分光分析による深さ方向分布を示す図
【図１１】本発明の第２の実施形態における半導体記憶装置の製造方法の工程断面図
【図１２】本発明の第２の実施形態における４００℃の水素シンタを行った後の容量素子の残留分極を示す図
【図１３】本発明の第２の実施形態におけるＴＥＯＳ膜中からの水素脱離スペクトルを示す図
【図１４】本発明の第２の実施形態におけるＴＥＯＳ膜中からの水分脱離スペクトルを示す図
【図１５】本発明の第２の実施形態におけるＣｕ膜におけるオージェ電子分光分析による深さ方向分布を示す図
【図１６】従来の半導体記憶装置の主要部断面図
【図１７】従来の半導体記憶装置の製造方法による不良発生メカニズムの説明図
【図１８】従来の半導体記憶装置の製造方法による不良発生メカニズムの説明図
【図１９】従来の半導体記憶装置の製造方法による不良発生メカニズムの説明図
【符号の説明】
１ ソース領域またはドレイン領域
２ ゲート電極
３ 保護絶縁膜
４ 絶縁性バリア膜
５ コンタクトプラグ
６ 導電性バリア膜
７ 導電性酸素バリア膜
８ 下部電極
９ 埋め込み絶縁膜
１０ 容量絶縁膜
１１ 上部電極
１１ａ 層間絶縁膜
１２ 絶縁性水素バリア膜
１３ 表面処理を施さない場合の深さ方向分布
１４ プラズマ処理した場合の深さ方向分布
１５ 化学エッチング処理した場合の深さ方向分布
１６ 表面処理を施さない場合の結晶構造
１７ 表面処理した場合の結晶構造
１８ Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合
１９ Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合
２０ Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合
２１ Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合
２２ 表面処理を施さない場合の膜中の塩素含有量
２３ プラズマ処理した場合の膜中の塩素含有量
２４ アルミニウムの深さ方向分布
２５ チタンの深さ方向分布
２６ 酸素の深さ方向分布
２７ 窒素プラズマ処理を行わない時の水素脱離スペクトル
２８ 窒素プラズマ処理を行った時の水素脱離スペクトル
２９ 窒素プラズマ処理を行わない時の水分脱離スペクトル
３０ 窒素プラズマ処理を行った時の水分脱離スペクトル
３１ 窒素プラズマ処理を行わないＣｕ深さ方向分布
３２ 窒素プラズマ処理を行ったＣｕ深さ方向分布
【発明の属する技術分野】
本発明は、強誘電体あるいは高誘電体を含む容量絶縁膜を有する容量素子およびその容量素子を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。それに伴ってダイナミックＲＡＭの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。
【０００３】
さらに従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行われている。これら高誘電体または強誘電体を容量絶縁膜に用いた半導体記憶装置において、この容量絶縁膜の高信頼性を得ることが重要である。
【０００４】
以下、従来の半導体装置について、図面を参照しながら説明する。
【０００５】
図１６は従来の半導体記憶装置の主要部断面図である。図１６に示すように、ソース領域またはドレイン領域１、ゲート電極２からなるトランジスタが集積化された半導体基板全面を覆う保護絶縁膜３と絶縁性バリア膜４が形成されている。さらに、保護絶縁膜３と絶縁性バリア膜４にソース領域またはドレイン領域に接続されたコンタクトプラグ５が形成されている。そして、保護絶縁膜３と絶縁性バリア膜４を貫通するコンタクトプラグ５を介して導電性バリア膜６が形成されている。導電性バリア膜６の上には導電性酸素バリア膜７が形成され、さらに上には下部電極８が形成されている。前記導電性バリア膜６と前記導電性酸素バリア膜７および下部電極８からなる積層膜の側壁を覆うように電気的に絶縁する埋め込み絶縁膜９が形成されている。さらに、前記下部電極８の上にはＰｂ（Ｚｒ，Ｔｉ）Ｏ３やＳｒＢｉ２Ｔａ２Ｏ９等の強誘電体からなる容量絶縁膜１０が形成され、容量絶縁膜１０の上に上部電極１１が形成されている。容量絶縁膜１０と上部電極１１の上面および側壁を覆うように、絶縁性水素バリア膜１２が形成されている（例えば、特許文献１参照。）。
【０００６】
【特許文献１】
特開２００２−１４１４７８号公報（図１（ｂ））
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の従来の半導体記憶装置では、製造工程中における強誘電体である容量絶縁膜を結晶化する際の影響で、コンタクト不良が発生するという課題と、容量素子形成以降の工程での熱処理により、強誘電体である容量絶縁膜の特性が劣化するという課題を有している。
【０００８】
この点について、図１７と図１８および図１９を用いて説明する。図１７と図１８および図１９は従来の半導体記憶装置の製造方法による不良発生メカニズムの説明図である。
【０００９】
第１の課題は、図１７に示すように、コンタクトプラグ５上に窒化チタンからなる導電性バリア膜６が形成されている。次に、導電性バリア膜６上には窒化チタンアルミニウムからなる導電性酸素バリア７膜が形成されて、さらに上方に下部電極８が形成されている。そして下部電極８上に強誘電体である容量絶縁膜１０を形成する際、ペロブスカイト構造を有する良好な分極特性を持つ前記容量絶縁膜１０を得るには、６００℃から８００℃における酸素雰囲気中での熱処理が必要である。この時に柱状構造を有している前記下部電極８の粒界を通じて、上方向から酸素が拡散し、前記導電性酸素バリア膜７および前記導電性バリア膜６を酸化してしまうことで、結果としてコンタクトプラグ５表面を酸化して、コンタクト不良が発生するという課題を有していた。
【００１０】
第２の課題は、図１８に示すように、窒化チタンからなる導電性バリア膜６を堆積する際は、▲１▼式で示すように四塩化チタンとアンモニアのガスを用いたＣＶＤ法で堆積し、結果として窒化チタンである前記導電性バリア膜６中に塩素が残留する。その後の強誘電体である容量絶縁膜１０を形成する際の６００℃から８００℃における熱処理で、窒化チタンである前記導電性バリア膜６中の塩素が上方に拡散し、窒化チタンアルミニウムからなる導電性酸素バリア膜７中のアルミニウムを腐食して、コンタクト不良が発生するという課題を有していた。
【００１１】
第３の課題は、図１９に示すように、容量素子形成以降の工程における配線形成での必要な熱処理により、埋め込み絶縁膜９から発生する水素および水分の拡散・熱拡散で、強誘電体である容量絶縁膜１０の特性が劣化するという課題を有していた。特に水素による容量絶縁膜１０の還元劣化が懸念されている。
【００１２】
本発明の目的は、上記課題に鑑みてなされたものであり、下部電極の上方向から拡散してくる酸素および導電性バリア膜中から拡散してくる塩素を抑制するために、導電性バリア膜の表面を改質することで、上方に堆積される導電性酸素バリア膜の組成、結晶性などを改善して耐酸化性を向上し、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給でき、かつコンタクト不良を防止できること、および容量素子形成以降の工程での熱処理による周辺の層間絶縁膜中から発生する水素および水分を低減することで、強誘電体である容量絶縁膜の特性を劣化防止できる信頼性の高い容量素子を備えた半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明の請求項１に記載の発明は、ソース領域、ドレイン領域およびゲート電極からなるトランジスタが形成された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上に下方より順に導電性バリア膜と、前記導電性バリア膜の上に導電性酸素バリア膜と、さらに前記導電性酸素バリア膜の上に下部電極が形成され、さらに前記下部電極上の強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子が形成された半導体記憶装置において、前記導電性バリア膜の表面がプラズマ処理されている。
【００１４】
また、本発明の請求項２に記載の発明は、ソース領域、ドレイン領域およびゲート電極からなるトランジスタが形成された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上に下方より順に導電性バリア膜と、前記導電性バリア膜の上に導電性酸素バリア膜と、さらに前記導電性酸素バリア膜の上に下部電極が形成され、さらに前記下部電極上の強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子が形成された半導体記憶装置において、前記導電性バリア膜の表面が化学エッチング処理されている。
【００１５】
また、本発明の請求項３に記載の発明は、半導体基板上に、ソース領域、ドレイン領域およびゲート電極からなるトランジスタを形成する工程と、前記半導体基板上に絶縁膜を形成し、前記絶縁膜中に前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグ上に下方より順に導電性バリア膜、導電性酸素バリア膜を形成する工程と、前記導電性酸素バリア膜上に下方より順に下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極とで構成される容量素子を形成する工程を備え、前記導電性バリア膜形成後に、該導電性バリア膜の表面をプラズマ処理するものである。
【００１６】
また、本発明の請求項４に記載の発明は、請求項２に記載の半導体記憶装置において、前記コンンタクトプラグ上に形成された前記導電性バリア膜の表面が化学エッチング処理されている。
【００１７】
また、本発明の請求項５に記載の発明は、請求項３に記載の半導体記憶装置の製造方法において、前記導電性バリア膜は、チタン、タンタル、窒化チタン、窒化タンタル、チタンアルミニウム、タンタルアルミニウムのいずれか一つから選択されており、前記導電性バリア膜の表面をプラズマ処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することである。
【００１８】
また、本発明の請求項６に記載の発明は、請求項４に記載の半導体記憶装置の製造方法において、前記導電性バリア膜は、チタン、タンタル、窒化チタン、窒化タンタル、チタンアルミニウム、タンタルアルミニウムのいずれか一つが選択されて、前記導電性バリア膜の表面を化学エッチング処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することである。
【００１９】
また、本発明の請求項７に記載の発明は、請求項３に記載の半導体記憶装置の製造方法において、前記導電性バリア膜の表面をプラズマ処理する際は、水素とアンモニアおよびアルゴン、窒素からなる混合ガスまたは、いずれか一つを選択したガスを用いたチャンバー雰囲気で、前記導電性バリア膜の表面をプラズマ処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することである。
【００２０】
また、本発明の請求項８に記載の発明は、請求項４に記載の半導体記憶装置の製造方法において、前記導電性バリア膜の表面を化学エッチング処理する際は、フッ化水素酸水溶液で前記導電性バリア膜の表面を化学エッチング処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することである。
【００２１】
また、本発明の請求項９に記載の発明は、請求項３、４に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜は窒化チタンアルミニウムを有することである。
【００２２】
また、本発明の請求項１０に記載の発明は、請求項３に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜は窒化チタンアルミニウムであり、前記導電性バリア膜の表面をプラズマ処理した上で、前記導電性酸素バリア膜が形成されており、前記導電性バリア膜中に塩素が含有されていないことである。
【００２３】
また、本発明の請求項１１に記載の発明は、請求項３、４に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜である窒化チタンアルミニウム膜中には、ＴｉＡｌ３Ｎ、Ｔｉ３ＡｌＮ、Ｔｉ２ＡｌＮ、Ｔｉ３Ａｌ２Ｎ結晶構造のいずれか一つを含有していないことである。
【００２４】
また、本発明の請求項１２に記載の発明は、請求項３、４に記載の半導体記憶装置の製造方法において、前記下部電極の上に形成された強誘電体あるいは高誘電体からなる容量絶縁膜を高温酸素雰囲気で結晶化することにより、前記導電性酸素バリア膜と上方の前記下部電極の界面に新たに形成された層には、前記導電性酸素バリア膜の上に、下方より順に酸化チタン層および酸化アルミニウム層の二層構造を有することである。
【００２５】
また、本発明の請求項１３に記載の発明は、請求項１２に記載の半導体記憶装置の製造方法において、前記高温酸素雰囲気での結晶化は、約８００℃以下の酸素雰囲気中で熱処理を行うことである。
【００２６】
また、本発明の請求項１４に記載の発明は、請求項１２に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜である窒化チタンアルミニウム膜中に含有されているアルミニウム原子量／（チタン原子量＋アルミニウム原子量）は、約６０ａｔｏｍｉｃ％以下を含有していることである。
【００２７】
また、本発明の請求項１５に記載の発明は、ソース領域、ドレイン領域およびゲート電極からなるトランジスタが形成された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上に下部電極が形成され、さらに前記下部電極上の強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子が形成され、前記容量素子の周囲を覆う層間絶縁膜が形成された半導体記憶装置において、前記層間絶縁膜の表面が窒素プラズマ処理されて窒素を含んだシリコン酸化層を有することである。
【００２８】
また、本発明の請求項１６に記載の発明は、半導体基板上に、ソース領域、ドレイン領域およびゲート電極からなるトランジスタを形成する工程と、前記半導体基板上に絶縁膜を形成し、前記絶縁膜中に前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグ上に下方より順に下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極とで構成される容量素子を形成する工程と、前記容量素子の周囲を覆う層間絶縁膜を形成する工程とを備え、前記層間絶縁膜を形成した直後、前記層間絶縁膜の表面を窒素プラズマ処理することである。
【００２９】
このような構成とすることで、導電性バリア膜を改質するに伴い、上方に堆積される導電性酸素バリア膜の組成、結晶性などを改善して耐酸化性を向上し、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給でき、かつコンタクト不良を防止できる。また強誘電体である容量絶縁膜の周辺を覆う層間絶縁膜中に残留する水素および水分の量を低減することで、誘電体特性の劣化を抑制できる。
【００３０】
【発明の実施の形態】
以下、本発明の第１の実施形態について、図面を参照しながら概要を説明する。
【００３１】
図１は本発明の第１の実施形態による半導体記憶装置の主要部断面図である。本発明の半導体記憶装置は、ソース領域またはドレイン領域１、ゲート電極２からなるトランジスタが集積化された半導体基板上の全面を覆う保護絶縁膜３と耐酸化性のある絶縁性バリア膜４を有する。次に、保護絶縁膜３と絶縁性バリア膜４を貫通するコンタクトプラグ５を有する。次に、コンタクトプラグ５の上方に接続されたＣＶＤ法で堆積された窒化チタンである導電性バリア膜６と、さらに、上方に窒化チタンアルミニウムである導電性酸素バリア膜７を有し、導電性酸素バリア膜７上に下方から順にイリジウム、イリジウム酸化物、プラチナの積層膜からなる下部電極８を有する。窒化チタンである導電性バリア膜６、窒化チタンアルミニウムである導電性酸素バリア膜７の膜厚は各々４０ｎｍから６０ｎｍの範囲であり、イリジウム、イリジウム酸化物、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。次に、導電性バリア膜６と導電性酸素バリア膜７および下部電極８の側壁を覆うように、電気的に絶縁する埋め込み絶縁膜９を有し、この埋め込み絶縁膜９の表面は平坦化されており、下部電極８の表面と同じ高さになっている。次に、下部電極８の上にはＳｒＢｉ２Ｔａ２Ｏ９からなるペロブスカイト構造の容量絶縁膜１０を有し、さらに容量絶縁膜１０の上にはプラチナからなる上部電極１１を有する。その時のＳｒＢｉ２Ｔａ２Ｏ９、プラチナの膜厚は各々１００ｎｍから１５０ｎｍの範囲である。この上部電極１１上にレジストパターンを形成後、ドライエッチング法により、容量絶縁膜１０、上部電極１１を埋め込み絶縁膜９の上面もしくは下部電極８の上面の位置までパターンエッチングする。最後に、上部電極１１の上面およびエッチングで露出している容量絶縁膜１０、上部電極１１の各々側壁に絶縁性水素バリアメタル膜１２を有する。この絶縁性水素バリアメタル膜１２は酸化チタンアルミニウムで構成され、その時の膜厚は５ｎｍから１５ｎｍの範囲である。
【００３２】
また、図２は本発明の第１の実施形態における半導体記憶装置の製造方法の工程断面図である。
【００３３】
図２（ａ）に示すように、ソース領域またはドレイン領域１およびゲート電極２からなるトランジスタが集積化された半導体基板上の全面を覆うように保護絶縁膜３と耐酸化性のある絶縁性バリア膜４を形成し、ＣＭＰ法等を用いて平坦化する。次に、保護絶縁膜３と絶縁性バリア膜４にトランジスタのソース領域またはドレイン領域１に接続されたコンタクトホールをドライエッチングにより形成した後、コンタクトホール内にタングステンまたはポリシリコンからなるコンタクトプラグ５をＣＶＤ法とエッチバック法またはＣＶＤ法とＣＭＰ法との組み合わせで、堆積かつ平坦化形成する。次に、絶縁性バリア膜４上に露出しているコンタクトプラグ５上に、四塩化チタンとアンモニアのガスを用いたＣＶＤ法で、窒化チタンである導電性バリア膜６を堆積し、引き続き導電性バリア膜６の表面を同一のチャンバー内でのアンモニアによるプラズマ処理を施した後、またはフッ化水素酸水溶液で導電性バリア膜６の表面を軽くエッチングした後、窒化チタンアルミニウムである導電性酸素バリア膜７をスパッタリング法で堆積する。さらに導電性酸素バリア膜７上に下方から順にイリジウム、イリジウム酸化物、プラチナの積層膜からなる下部電極８をスパッタリング法で堆積し、ドライエッチング法によりパターニングする。なお、窒化チタンである導電性バリア膜６、窒化チタンアルミニウムである導電性酸素バリア膜７の膜厚は各々４０ｎｍから６０ｎｍの範囲であり、イリジウム、イリジウム酸化物、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。次に、導電性バリア膜６と導電性酸素バリア膜７の側壁および下部電極８の側壁と上面を覆うように、電気的に絶縁するプラズマＴＥＯＳの埋め込み絶縁膜９を形成する。なお、埋め込み絶縁膜９の膜厚は４００ｎｍから６００ｎｍの範囲である。
【００３４】
次に、図２（ｂ）に示すように、埋め込み絶縁膜９を下部電極８の表面を露出させるまでＣＭＰ法により研磨し、この埋め込み絶縁膜９を下部電極８の表面と同一の高さに平坦化形成する。次に、図２（ｃ）に示すように、膜厚が１００ｎｍから１５０ｎｍの範囲内であるビスマス層状ペロブスカイト構造を有するＳｒＢｉ２Ｔａ２Ｏ９からなる容量絶縁膜１０を有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）またはスパッタリング法によりウエハー全面に堆積し、更に容量絶縁膜１０の上に、プラチナからなる上部電極１１をスパッタリング法によりウエハー全面に堆積する。次に、容量絶縁膜１０を結晶化するために、酸素雰囲気で６５０℃から８００℃の範囲で熱処理を行う。次に、図２（ｄ）に示すように、この上部電極１１上にレジストパターンを形成後、ドライエッチング法により、容量絶縁膜１０、上部電極１１を埋め込み絶縁膜９の上面もしくは下部電極８の上面の位置までパターンエッチングする。最後に、図２（ｅ）に示すように上部電極１１の上面およびエッチングで露出している容量絶縁膜１０、上部電極１１の各々側壁に酸化チタンアルミニウムからなる絶縁性水素バリアメタル膜１２をＣＶＤ法またはスパッタ法により堆積する。この絶縁性水素バリアメタル膜１２は酸化チタンアルミニウムで構成され、その時の膜厚は５ｎｍから１５ｎｍの範囲である。なお、埋め込み絶縁膜９の上面に位置する絶縁性水素バリア膜１２は、容量素子以外の領域、例えばソース領域、ドレイン領域１へのコンタクトホールを形成する領域は、エッチングにより除去してもよい。
【００３５】
以上のように上記の第１の実施形態による半導体記憶装置およびその製造方法によれば、コンタクトプラグ５の上方側壁を耐酸化性のある絶縁性バリア膜４で覆い、かつ全ての容量素子を絶縁性水素バリア膜１２で覆うことができる構造を用いることにより、容量素子形成以降の工程の熱処理において、埋め込み絶縁膜９を通じて拡散してくる酸素を絶縁性バリア膜４で抑制できる構造を有しており、コンタクトプラグ５の上面の酸化を防止できる。かつ高温酸素雰囲気における酸化物誘電体層である容量絶縁膜１０の結晶化熱処理において、酸素が柱状構造を有する上部電極１１および下部電極８の粒界を容易に拡散できるため、下部電極８の下方にある導電性酸素バリア膜７が酸化されてしまう。本発明は導電性バリア膜６の表面をプラズマ処理または化学エッチングすることで表面結晶構造を非晶質化して、この非晶質化された表面に導電性酸素バリア膜７を堆積することで、細かい粒界を持たない酸化チタンアルミニウム合金が形成される。従って、容易に酸化される窒化チタンを有する導電性バリア膜６の酸化を防止し、かつ柱状構造を有する導電性バリア膜６を通じて拡散してくる酸素を、上方の導電性酸素バリア膜７で抑制することで、コンタクトプラグ５の上面の酸化を防止できる。
【００３６】
ここで、従来法による半導体記憶装置と本発明による半導体記憶装置の特性比較を行った結果を述べる。
【００３７】
まず、コンタクトサイズが０．２４μｍ径における８インチシリコンウエハー面内全点でのコンタクト抵抗の測定結果を図３に示す。なお、コンタクト抵抗はコンタクトプラグ５と下部電極８間の測定値である。まず、従来法の場合にはコンタクト抵抗が１０００Ωから８０００Ωまでばらついた。これは、前記のように下部電極８の下方の導電性酸素バリア膜７と導電性バリア膜６が、高誘電体や強誘電体の結晶化に必要な高温の酸素熱処理により耐酸化性が劣化し、酸素が下部電極８と導電性酸素バリア膜７および導電性バリア膜６の膜中を拡散し、コンタクトプラグ５の上面を酸化したと考える。一方、本実施形態の場合には、シリコンウエハー面内全点でのコンタクト抵抗が１３００Ωから２０００Ωの範囲であり、非常にばらつきも少なくかつ低抵抗化を実現できた。
【００３８】
また、コンタクトサイズを変化させた時のコンタクト抵抗の測定結果を図４に示す。なお、コンタクト抵抗はコンタクトプラグ５と下部電極８間の測定値である。従来法の場合には、８００℃、１分での酸素熱処理により、コンタクトサイズが０．２４μｍ径以下になるとコンタクト抵抗が急激に上昇し、コンタクトサイズが０．２５μｍ径以上ではコンタクト抵抗が４５００Ω近傍にあり、全体的にコンタクト抵抗が高いことがわかる。これは、前記のように下部電極８の下方の導電性酸素バリア膜７と導電性バリア膜６が、高誘電体や強誘電体の結晶化に必要な高温の酸素熱処理により耐酸化性が劣化し、酸素が下部電極８と導電性酸素バリア膜７および導電性バリア膜６の膜中を拡散し、コンタクトプラグ５の上面を酸化したと考える。一方、本実施形態の場合にはコンタクトサイズによらずコンタクト抵抗が１０００Ω以下であり、コンタクト抵抗が低く抑えられていることが確認された。
【００３９】
ここで、本発明の第１の実施形態による８００℃、１分での高温の酸素熱処理後の下部電極部におけるオージェ電子分光分析による酸素の深さ方向分布を図５に示す。導電性バリア膜に相当する窒化チタン層の表面処理を施さない場合の深さ方向分布１３であり、窒化チタン層の表面を化学エッチング処理した場合の深さ方向分布１４であり、また窒化チタン層の表面をプラズマ処理した場合の深さ方向分布１５である。導電性バリア膜に相当する窒化チタン層の表面処理を施さない場合は、窒化チタンアルミニウム層と下方の窒化チタン層共に膜中全体が酸化していた。一方、窒化チタン層の表面を化学エッチング処理またはプラズマ処理した場合は、窒化チタンアルミニウム層の表面近傍で酸素の拡散が止まっていることが確認された。そして、化学エッチング処理した場合の深さ方向分布１４とプラズマ処理した場合の深さ方向分布１５を比較すると、プラズマ処理した場合の方が窒化チタンアルミニウム層の表面近傍の酸化度合いが少ないことが確認された。
【００４０】
さらに、その時のＸ線回折による結晶構造を図６に示す。導電性バリア膜に相当する窒化チタン層の表面処理を施さない場合の結晶構造１６と窒化チタン層の表面処理をした場合の結晶構造１７を比較すると、窒化チタン層の表面処理を施さない場合は、窒化チタン層の上方の窒化チタンアルミニウム膜中にはＴｉＡｌ３Ｎ結晶面が存在しており、この結晶構造を持つことで窒化チタンアルミニウム膜中に多数の結晶粒界が存在している可能性があり、この結晶粒界を通じて、高温の酸素熱処理時に酸素が拡散してくると推測される。なお、ＴｉＮ結晶面は導電性バリア膜に相当する窒化チタン層から主に検出されていると考える。
【００４１】
次に、本発明の第１の実施形態による窒化チタン層の表面処理をした後の導電性酸素バリア膜である窒化チタンアルミニウム膜中に添加されているアルミニウム量を変化させた場合での酸素熱処理における窒化チタンアルミニウム耐酸化性評価結果を図７および図８を参照しながら説明する。
【００４２】
図７は本発明の実施形態における酸素熱処理温度に対するオージェ電子分光分析による窒化チタンアルミニウム表面の酸化膜厚であり、図８は本発明の実施形態における窒化チタンアルミニウム表面酸化に関するアレニウスプロットである。なお、図８に記載のｄは酸化膜厚であり、ｔは熱処理時間である。窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合は各々１８、１９であり、窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合は各々２０、２１である。
【００４３】
図７より、窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合１８と窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合２０を比較すると、各熱処理温度に対する酸化膜厚は、窒化チタンアルミニウム膜中のアルミニウム含有量が多いと、小さい傾向にあると考える。図８より、窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合１９および窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合２１における活性化エネルギーＥａを▲２▼式を用いて各々算出すると、Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合の活性化エネルギーＥａ（１．３３ｅＶ）は、Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合の活性化エネルギーＥａ（０．８４ｅＶ）の約１．６倍であり、文献（Ｙ．Ｍａｔｓｕｉ，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ａ２０（３），６０５（２００２））の約１．５倍と概ね一致することが確認された。従って、窒化チタンアルミニウム膜中のアルミニウム含有量が多くなると耐酸化性が増すと考える。
【００４４】
次に、本発明の第１の実施形態による導電性バリア膜はＣＶＤ法で窒化チタン膜を堆積するので、窒化チタン膜中には塩素が残留する。Ｘ線光電子分光分析による堆積温度に対する窒化チタン膜中の塩素含有量を図９に示す。窒化チタン膜の表面処理を施さない場合の膜中の塩素含有量２２と窒化チタン膜の表面をプラズマ処理した場合の膜中の塩素含有量２３を比較すると、窒化チタン膜の表面をプラズマ処理した場合は、窒化チタン膜の表面処理を施さない場合よりも膜中の塩素含有量が少ないことがわかる。また、堆積温度が高くなるにつれて、窒化チタン膜の表面処理を施さない場合の膜中の塩素含有量を減少傾向にあり、窒化チタン膜の表面をプラズマ処理することで、堆積温度に関わらずに膜中の塩素含有量が２ａｔｏｍｉｃ％以下であることが確認された。即ち、ＣＶＤ法かつプラズマ処理無しで堆積した窒化チタンである導電性バリア膜中の残留塩素は、高温の酸素熱処理で上層に拡散し、窒化チタンアルミニウムである導電性酸素バリア膜中のアルミニウムの腐食する可能性を含んでいる。従って、本発明のプラズマ処理により腐食によるコンタクト不良を防止できると考える。
【００４５】
次に、本発明の第１の実施形態による導電性酸素バリア膜である窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が５０ａｔｏｍｉｃ％以下で最適であると文献（Ｆ．Ｅｓａｋａ，Ｓｕｒｆ．Ｉｎｔｅｒｆａｃｅ Ａｎａｌ．２７，１０９８（１９９９））で言われている。窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が５０ａｔｏｍｉｃ％以下において、酸素拡散をブロックするメカニズムとして、窒化チタンアルミニウム膜の表面に熱拡散してくる酸素原子と、窒化チタンアルミニウム膜中の結晶構造に関与しない比較的動きやすいアルミニウム原子が、窒化チタンアルミニウム膜の表層に移動することで、この表層に酸化アルミニウム層が形成され、後から熱拡散してくる酸素をこの酸化アルミニウム層でブロックする。また、この前記文献によると、窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が６５ａｔｏｍｉｃ％の場合、窒化チタンアルミニウム膜の表層は酸化アルミニウムと酸化チタンが入り乱れた状態にあり、耐酸化性のある酸化アルミニウム層が均一に存在しないために、後から熱拡散してくる酸素をブロックできないと推察される。
【００４６】
ここで、本発明の第１の実施形態による８００℃、１分での高温の酸素熱処理後の導電性酸素バリア膜である窒化チタンアルミニウム膜におけるＸ線光電子分光分析による深さ方向分布を図１０に示す。図１０は窒化チタンアルミニウム膜中のＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が６０ａｔｏｍｉｃ％の際の８００℃、１分での酸素雰囲気中熱処理後のアルミニウムの深さ方向分布２４、チタンの深さ方向分布２５、酸素の深さ方向分布２６を示す。導電性酸素バリア膜の上に、下方より順に酸化チタン層および酸化アルミニウム層の二層構造が高温の酸素熱処理によって形成されることが確認された。従って、本発明の第１の実施形態における導電性酸素バリア膜である窒化チタンアルミニウム膜は、堆積初期状態として非晶質な構造を持ち、かつ含有されているＡｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）は６０ａｔｏｍｉｃ％以下であり、８００℃以下の酸素雰囲気中熱処理後でも導電性酸素バリア膜の上に、下方より順に酸化チタン層および酸化アルミニウム層の二層構造を有していることが確認された。
【００４７】
以下、本発明の第２の実施形態について、図面を参照しながら概要を説明する。
【００４８】
図１１は本発明の第２の実施形態における半導体記憶装置の製造方法の工程断面図である。図１１（ａ）に示すように、ソース領域またはドレイン領域１およびゲート電極２からなるトランジスタが集積化された半導体基板上の全面を覆うように保護絶縁膜３と耐酸化性のある絶縁性バリア膜４を形成し、ＣＭＰ法等を用いて平坦化する。次に、保護絶縁膜３と絶縁性バリア膜４にトランジスタのソース領域またはドレイン領域１に接続されたコンタクトホールをドライエッチングにより形成した後、コンタクトホール内にタングステンまたはポリシリコンからなるコンタクトプラグ５をＣＶＤ法とエッチバック法またはＣＶＤ法とＣＭＰ法との組み合わせで、堆積かつ平坦化形成する。次に、絶縁性バリア膜４上に露出しているコンタクトプラグ５上に、四塩化チタンとアンモニアのガスを用いたＣＶＤ法で、窒化チタンである導電性バリア膜６を堆積し、引き続き導電性バリア膜６の表面を同一のチャンバー内でのアンモニアによるプラズマ処理を施した後、またはフッ化水素酸水溶液で導電性バリア膜６の表面を軽くエッチングした後、窒化チタンアルミニウムである導電性酸素バリア膜７をスパッタリング法で堆積する。さらに導電性酸素バリア膜７上に下方から順にイリジウム、イリジウム酸化物、プラチナの積層膜からなる下部電極８をスパッタリング法で堆積し、ドライエッチング法によりパターニングする。なお、窒化チタンである導電性バリア膜６、窒化チタンアルミニウムである導電性酸素バリア膜７の膜厚は各々４０ｎｍから６０ｎｍの範囲であり、イリジウム、イリジウム酸化物、プラチナの膜厚は各々５０ｎｍから１００ｎｍの範囲である。次に、導電性バリア膜６と導電性酸素バリア膜７の側壁および下部電極８の側壁と上面を覆うように、電気的に絶縁するプラズマＴＥＯＳの埋め込み絶縁膜９を形成する。なお、埋め込み絶縁膜９の膜厚は４００ｎｍから６００ｎｍの範囲である。
【００４９】
次に、図１１（ｂ）に示すように、埋め込み絶縁膜９を下部電極８の表面を露出させるまでＣＭＰ法により研磨し、この埋め込み絶縁膜９を下部電極８の表面と同一の高さに平坦化形成する。次に、図１１（ｃ）に示すように、膜厚が１００ｎｍから１５０ｎｍの範囲内であるビスマス層状ペロブスカイト構造を有するＳｒＢｉ２Ｔａ２Ｏ９からなる容量絶縁膜１０を有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）またはスパッタリング法によりウエハー全面に堆積し、更に容量絶縁膜１０の上に、プラチナからなる上部電極１１をスパッタリング法によりウエハー全面に堆積する。次に、容量絶縁膜１０を結晶化するために、酸素雰囲気で６５０℃から８００℃の範囲で熱処理を行う。次に、この上部電極１１上にレジストパターンを形成後、ドライエッチング法により、容量絶縁膜１０、上部電極１１を埋め込み絶縁膜９の上面もしくは下部電極８の上面の位置までパターンエッチングする。次に、図１１（ｄ）に示すように容量絶縁膜１０および上部電極１１の側壁と上面を覆うように、電気的に絶縁するプラズマＴＥＯＳの層間絶縁膜１１ａを堆積する前に、埋め込み絶縁膜９の表面を窒素プラズマ処理した後に層間絶縁膜１１ａを堆積する。なお、層間絶縁膜１１ａの膜厚は４００ｎｍから６００ｎｍの範囲である。最後に、図１１（ｅ）に示すように再度、層間絶縁膜１１ａの表面を窒素プラズマ処理した後に、層間絶縁膜１１ａ上方に酸化チタンアルミニウムからなる絶縁性水素バリアメタル膜１２をＣＶＤ法またはスパッタ法により堆積する。この絶縁性水素バリアメタル膜１２は酸化チタンアルミニウムで構成され、その時の膜厚は５ｎｍから１５ｎｍの範囲である。なお、層間絶縁膜１１ａの上面に位置する絶縁性水素バリア膜１２は、容量素子以外の領域、例えばソース領域、ドレイン領域１へのコンタクトホールを形成する領域は、エッチングにより除去してもよい。
【００５０】
以上のように埋め込み絶縁膜９および層間絶縁膜１１の表面を窒素プラズマ処理することで、その絶縁膜中に残留している水素および水分を追い出し、容量素子形成以降の工程における配線形成での必要な熱処理により、埋め込み絶縁膜９および層間絶縁膜１１から発生する水素および水分の量を減らすことで、強誘電体である容量絶縁膜１０の特性劣化を防止できる。
【００５１】
ここで、本発明の第２の実施形態による容量素子の電気特性結果を図１２に示す。図１２は容量素子形成以降で必要な配線工程における４００℃の水素シンタを行った後の容量素子の残留分極（Ｐｒ）を評価した結果である。図１２に示すように、本発明の層間絶縁膜の表面に窒素プラズマ処理を行った残留分極は、従来の窒素プラズマ処理を行わない方法に比べて、５回の繰返し測定により初期の残留分極が約２〜３μＣ／ｃｍ２大きいことが確認された。
【００５２】
次に、本発明の第２の実施形態においてプラズマＴＥＯＳ膜をシリコン基板上に堆積する。昇温脱離ガス分析によるプラズマＴＥＯＳ膜中からの水素脱離スペクトルを図１３に示し、昇温脱離ガス分析によるプラズマＴＥＯＳ膜中からの水分脱離スペクトルを図１４に示す。
【００５３】
図１３に示すように、プラズマＴＥＯＳ膜の表面に対して、窒素プラズマ処理を行わない時の水素脱離スペクトル２７に比べて、窒素プラズマ処理を行った時の水素脱離スペクトル２８の脱離量は、室温〜約５４０℃の領域で減少していることが確認された。
【００５４】
また図１４に示すように、プラズマＴＥＯＳ膜の表面に対して、窒素プラズマ処理を行わない時の水分の脱離スペクトル２９に比べて、窒素プラズマ処理を行った時の水分脱離スペクトル３０の脱離量は、室温〜約４８０℃の領域で減少していることも確認された。即ち、プラズマＴＥＯＳ膜の表面を窒素プラズマ処理することで、この膜中に残留している水素および水分の量を低減できることが分かった。
【００５５】
また、プラズマＴＥＯＳ膜の表面には極薄の窒素を含んだシリコン酸化層が形成されていると予想され、プラズマＴＥＯＳ膜の上に、スパッタリング法で堆積したＣｕ膜におけるオージェ電子分光分析による深さ方向分布を図１５に示す。
【００５６】
図１５に示すように、プラズマＴＥＯＳ膜の表面に対して、窒素プラズマ処理を行わないＣｕ深さ方向分布３１は、窒素プラズマ処理を行ったＣｕ深さ方向分布３２に比べて、深さ方向に分布が広がっており、窒素プラズマ処理された表面はＣｕの拡散をブロックする役目があると考える。また、Ｘ線光電子分光分析で測定したプラズマＴＥＯＳ膜の表面における窒素プラズマ処理有無に関する表面組成を表１に示す。表１に示すように、窒素プラズマ処理されたプラズマＴＥＯＳ膜の表面には、４．５ａｔｏｍｉｃ％の窒素を含んだシリコン酸化層が存在することが確認された。
【００５７】
【表１】
【００５８】
【発明の効果】
以上のように、本発明の容量素子、半導体記憶装置およびその製造方法によれば、下部電極の上方向から拡散してくる酸素および導電性バリア膜中から拡散してくる塩素を抑制するために、導電性バリア膜を改質することで、上方に堆積される導電性酸素バリア膜の耐酸化性を向上し、強誘電体を含む容量絶縁膜の結晶化において十分な酸素を容量絶縁膜に供給でき、かつ導電性バリア膜と接するコンタクトの不良を防止できる。また強誘電体である容量絶縁膜の周辺を覆う層間絶縁膜中に残留する水素および水分の量を低減することで、誘電体特性の劣化を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体記憶装置の主要部断面図
【図２】本発明の第１の実施形態における半導体記憶装置の製造方法の工程断面図
【図３】本発明の第１の実施形態におけるウエハー面内全点でのコンタクト抵抗の測定結果を示す図
【図４】本発明の第１の実施形態におけるコンタクトサイズを変化させた時のコンタクト抵抗の測定結果を示す図
【図５】本発明の第１の実施形態におけるオージェ電子分光分析による酸素の深さ方向分布を示す図
【図６】本発明の第１の実施形態におけるＸ線回折による結晶構造を示す図
【図７】本発明の第１の実施形態における窒化チタンアルミニウム表面の酸化膜厚を示す図
【図８】本発明の第１の実施形態における窒化チタンアルミニウム表面酸化に関するアレニウスプロットを示す図
【図９】本発明の第１の実施形態におけるＸ線光電子分光分析による堆積温度に対する窒化チタン膜中の塩素含有量を示す図
【図１０】本発明の第１の実施形態における窒化チタンアルミニウム膜におけるＸ線光電子分光分析による深さ方向分布を示す図
【図１１】本発明の第２の実施形態における半導体記憶装置の製造方法の工程断面図
【図１２】本発明の第２の実施形態における４００℃の水素シンタを行った後の容量素子の残留分極を示す図
【図１３】本発明の第２の実施形態におけるＴＥＯＳ膜中からの水素脱離スペクトルを示す図
【図１４】本発明の第２の実施形態におけるＴＥＯＳ膜中からの水分脱離スペクトルを示す図
【図１５】本発明の第２の実施形態におけるＣｕ膜におけるオージェ電子分光分析による深さ方向分布を示す図
【図１６】従来の半導体記憶装置の主要部断面図
【図１７】従来の半導体記憶装置の製造方法による不良発生メカニズムの説明図
【図１８】従来の半導体記憶装置の製造方法による不良発生メカニズムの説明図
【図１９】従来の半導体記憶装置の製造方法による不良発生メカニズムの説明図
【符号の説明】
１ ソース領域またはドレイン領域
２ ゲート電極
３ 保護絶縁膜
４ 絶縁性バリア膜
５ コンタクトプラグ
６ 導電性バリア膜
７ 導電性酸素バリア膜
８ 下部電極
９ 埋め込み絶縁膜
１０ 容量絶縁膜
１１ 上部電極
１１ａ 層間絶縁膜
１２ 絶縁性水素バリア膜
１３ 表面処理を施さない場合の深さ方向分布
１４ プラズマ処理した場合の深さ方向分布
１５ 化学エッチング処理した場合の深さ方向分布
１６ 表面処理を施さない場合の結晶構造
１７ 表面処理した場合の結晶構造
１８ Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合
１９ Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が２０ａｔｏｍｉｃ％の場合
２０ Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合
２１ Ａｌ原子量／（Ａｌ原子量＋Ｔｉ原子量）が４０ａｔｏｍｉｃ％の場合
２２ 表面処理を施さない場合の膜中の塩素含有量
２３ プラズマ処理した場合の膜中の塩素含有量
２４ アルミニウムの深さ方向分布
２５ チタンの深さ方向分布
２６ 酸素の深さ方向分布
２７ 窒素プラズマ処理を行わない時の水素脱離スペクトル
２８ 窒素プラズマ処理を行った時の水素脱離スペクトル
２９ 窒素プラズマ処理を行わない時の水分脱離スペクトル
３０ 窒素プラズマ処理を行った時の水分脱離スペクトル
３１ 窒素プラズマ処理を行わないＣｕ深さ方向分布
３２ 窒素プラズマ処理を行ったＣｕ深さ方向分布
Claims (16)
- ソース領域、ドレイン領域およびゲート電極からなるトランジスタが形成された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上に下方より順に導電性バリア膜と、前記導電性バリア膜の上に導電性酸素バリア膜と、さらに前記導電性酸素バリア膜の上に下部電極が形成され、さらに前記下部電極上の強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子が形成された半導体記憶装置において、前記導電性バリア膜の表面がプラズマ処理されていることを特徴とする半導体記憶装置。
- ソース領域、ドレイン領域およびゲート電極からなるトランジスタが形成された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上に下方より順に導電性バリア膜と、前記導電性バリア膜の上に導電性酸素バリア膜と、さらに前記導電性酸素バリア膜の上に下部電極が形成され、さらに前記下部電極上の強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子が形成された半導体記憶装置において、前記導電性バリア膜の表面が化学エッチング処理されていることを特徴とする半導体記憶装置。
- 半導体基板上に、ソース領域、ドレイン領域およびゲート電極からなるトランジスタを形成する工程と、前記半導体基板上に絶縁膜を形成し、前記絶縁膜中に前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグ上に下方より順に導電性バリア膜、導電性酸素バリア膜を形成する工程と、前記導電性酸素バリア膜上に下方より順に下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極とで構成される容量素子を形成する工程を備え、前記導電性バリア膜形成後に、該導電性バリア膜の表面をプラズマ処理することを特徴とする半導体記憶装置の製造方法。
- 請求項２に記載の半導体記憶装置において、前記コンンタクトプラグ上に形成された前記導電性バリア膜の表面が化学エッチング処理されていることを特徴とする半導体記憶装置の製造方法。
- 請求項３に記載の半導体記憶装置の製造方法において、前記導電性バリア膜は、チタン、タンタル、窒化チタン、窒化タンタル、チタンアルミニウム、タンタルアルミニウムのいずれか一つから選択されており、前記導電性バリア膜の表面をプラズマ処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することを特徴とする半導体記憶装置の製造方法。
- 請求項４に記載の半導体記憶装置の製造方法において、前記導電性バリア膜は、チタン、タンタル、窒化チタン、窒化タンタル、チタンアルミニウム、タンタルアルミニウムのいずれか一つが選択されて、前記導電性バリア膜の表面を化学エッチング処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することを特徴とする半導体記憶装置の製造方法。
- 請求項３に記載の半導体記憶装置の製造方法において、前記導電性バリア膜の表面をプラズマ処理する際は、水素とアンモニアおよびアルゴン、窒素からなる混合ガスまたは、いずれか一つを選択したガスを用いたチャンバー雰囲気で、前記導電性バリア膜の表面をプラズマ処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することを特徴とする半導体記憶装置の製造方法。
- 請求項４に記載の半導体記憶装置の製造方法において、前記導電性バリア膜の表面を化学エッチング処理する際は、フッ化水素酸水溶液で前記導電性バリア膜の表面を化学エッチング処理した上で、前記導電性バリア膜の上に前記導電性酸素バリア膜を形成することを特徴とする半導体記憶装置の製造方法。
- 請求項３、４に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜は窒化チタンアルミニウムを有することを特徴とする半導体記憶装置の製造方法。
- 請求項３に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜は窒化チタンアルミニウムであり、前記導電性バリア膜の表面をプラズマ処理した上で、前記導電性酸素バリア膜が形成されており、前記導電性バリア膜中に塩素が含有されていないことを特徴とする半導体記憶装置の製造方法。
- 請求項３、４に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜である窒化チタンアルミニウム膜中には、ＴｉＡｌ３Ｎ、Ｔｉ３ＡｌＮ、Ｔｉ２ＡｌＮ、Ｔｉ３Ａｌ２Ｎ結晶構造のいずれか一つを含有していないことを特徴とする半導体記憶装置の製造方法。
- 請求項３、４に記載の半導体記憶装置の製造方法において、前記下部電極の上に形成された強誘電体あるいは高誘電体からなる容量絶縁膜を高温酸素雰囲気で結晶化することにより、前記導電性酸素バリア膜と上方の前記下部電極の界面に新たに形成された層には、前記導電性酸素バリア膜の上に、下方より順に酸化チタン層および酸化アルミニウム層の二層構造を有することを特徴とする半導体記憶装置の製造方法。
- 請求項１２に記載の半導体記憶装置の製造方法において、前記高温酸素雰囲気での結晶化は、約８００℃以下の酸素雰囲気中で熱処理を行うことを特徴とする半導体記憶装置の製造方法。
- 請求項１２に記載の半導体記憶装置の製造方法において、前記導電性酸素バリア膜である窒化チタンアルミニウム膜中に含有されているアルミニウム原子量／（チタン原子量＋アルミニウム原子量）は、約６０ａｔｏｍｉｃ％以下を含有していることを特徴とする半導体記憶装置の製造方法。
- ソース領域、ドレイン領域およびゲート電極からなるトランジスタが形成された半導体基板上に、前記ソース領域またはドレイン領域に接続されたコンタクトプラグと、前記コンタクトプラグ上に下部電極が形成され、さらに前記下部電極上の強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極からなる容量素子が形成され、前記容量素子の周囲を覆う層間絶縁膜が形成された半導体記憶装置において、前記層間絶縁膜の表面が窒素プラズマ処理されて窒素を含んだシリコン酸化層を有することを特徴とする半導体記憶装置。
- 半導体基板上に、ソース領域、ドレイン領域およびゲート電極からなるトランジスタを形成する工程と、前記半導体基板上に絶縁膜を形成し、前記絶縁膜中に前記ソース領域またはドレイン領域に接続するコンタクトプラグを形成する工程と、前記コンタクトプラグ上に下方より順に下部電極、強誘電体あるいは高誘電体からなる容量絶縁膜および上部電極とで構成される容量素子を形成する工程と、前記容量素子の周囲を覆う層間絶縁膜を形成する工程とを備え、前記層間絶縁膜を形成した直後、前記層間絶縁膜の表面を窒素プラズマ処理することを特徴とする半導体記憶装置の製造方法。
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| JP2003156414A JP2004363151A (ja) | 2003-06-02 | 2003-06-02 | 半導体記憶装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7927889B2 (en) | 2007-02-19 | 2011-04-19 | Seiko Epson Corporation | Method for manufacturing ferroelectric memory device and ferroelectric memory device |
| JP2011091456A (ja) * | 2011-02-08 | 2011-05-06 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2011129941A (ja) * | 2011-01-24 | 2011-06-30 | Oki Semiconductor Co Ltd | アモルファス膜を備える半導体装置、及び半導体装置の製造方法 |
-
2003
- 2003-06-02 JP JP2003156414A patent/JP2004363151A/ja active Pending
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| JP2011129941A (ja) * | 2011-01-24 | 2011-06-30 | Oki Semiconductor Co Ltd | アモルファス膜を備える半導体装置、及び半導体装置の製造方法 |
| JP2011091456A (ja) * | 2011-02-08 | 2011-05-06 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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