JP3407204B2 - 強誘電体集積回路及びその製造方法 - Google Patents

強誘電体集積回路及びその製造方法

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    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路の構造並びに
製法、特に、強誘電体を有する集積回路並びに強誘電体
を有する集積回路を製造する方法に関する。
【０００２】
【従来の技術】既知のように、時には半導体装置と称さ
れる集積回路は、単一の半導体ウエハ上に数百の同じ回
路パターンを形成することにより、一般に生産されてい
る。こようなウエハは、次に、同一のダイ、即ち、チッ
プに切断される。このような集積回路は、一般に、“半
導体装置”と称されているが、電気導体、絶縁体及び半
導体等種々材料から形成されている。本発明は、強誘電
体材料を使用した半導体装置に関する。本発明は、強誘
電体集積回路で最も一般的に使用されているペロブスカ
イト構造の強誘電体であるジルコン酸チタン酸鉛（ＰＺ
Ｔ）を使用するように説明されているが、米国出願Ｎ
ｏ．８０７，４３９に記されているような他の強誘電体
材も使用することができる。
【０００３】ウエハや、集積回路の他の要素が形成され
る半導体材料は、一般的にシリコン（Ｓｉ）もしくは砒
化ガリウム（ＧａＡｓ）である。シリコンは最も一般的
に使用される材料なので、本発明はＧａＡｓもしくは他
の半導体に基礎をなす半導体技術に適用可能であるが、
シリコンの技術に関して説明されている。シリコンは単
結晶もしくは多結晶の形態で集積回路で使用され得る。
集積回路の製造技術において、多結晶シリコンは“ポリ
シリコン”もしくは単に“ポリ”と、通常称され、本発
明でもこのように称されている。このような両形態のシ
リコンは、“ドーピング”として一般に称されている不
純物の付加により導体となる。シリコンよりも原子価電
子の少ないボロンのような元素がドーピングされると、
電子“正孔”が優性荷電キヤリアとなり、ドープされた
シリコンはｐ型シリコンと称される。もし、ドーピング
がシリコンよりも原子価電子の多いリンのような元素の
場合には、付加された電子は優性荷電キヤリアとなり、
ドープされたシリコンはｎ型シリコンと称される。二酸
化シリコンは、シリコンをベースにした半導体装置では
絶縁体として通常使用されている。この使用は、集積回
路技術において、単に“酸化物”として称されることが
一般的である。他の一般的なシリコンをベースとする構
造体は“ポリサイド”である。これは、金属ケイ化物の
層とポリシリコンの層とからなる複合層形成物である。
ＣＭＯＳ（相補型ー金属ー酸化ー半導体）技術が集積回
路技術で最も一般的に使用されており、かくして、本発
明は、他の集積回路技術にも利用され得ることは明らか
であるが、シリコンをベースとしてＣＭＯＳ技術に間し
て記載されている。
【０００４】また、本発明は、最も一般的で、単純で高
密度の集積回路装置の１つであるＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）に付いて説明されて
いる。このＤＲＡＭ回路は、多数のメモリセルのアレイ
からなり、各メモリセルは２つの要素、即ち、電界効果
トランジスタ（ＦＥＴ）とキャパシタとを有する。最も
一般的な回路設計において、トランジスタの一側はキャ
パシタの一側に接続され、トランジスタの他側並びにト
ランジスタのゲートは、ビット線並びにワード線と称さ
れる外部接続線に夫々接続されている。キャパシタの他
側は基準電圧に接続される。そして、情報が、キャパシ
タに電圧を印加して電荷をキャパシタにチヤージさせる
ことにより個々のセルに蓄積される。トランジスタのス
イッチングによりキャパシタはアクセスされる。かくし
て、ＤＲＡＭセルの製造は、基本的には、トランジスタ
と、キャパシタと、外部回路への３つの接点との製造を
含む。
【０００５】集積回路、特にＤＲＡＭの製造技術で度々
使用されている用語は、“活性領域”である。この活性
領域は、半導体表面を電気的に使用する集積回路内の領
域で有る。通常のＤＲＡＭの製造工程の間の通常の中間
構造は、活性領域に近接する領域が二酸化シリコンもし
くは他の絶縁体によって覆われているけれど、ＦＥＴの
１つもしくは複数のソース／ドレイン活性領域がウエハ
の表面にコンタクト孔を介して接続されている構造で有
る。ＤＲＡＭのキャパシタは、通常この領域に、キャパ
シタ底部電極層と、キャパシタ誘電体層と、キャパシタ
上部電極層とを形成することにより形成されている。こ
の場合、これら層は一連のエッチング並びに／またはマ
スク工程により成形されて、大面積の包含型キャパシタ
構造とされる。形成されたキャパシタは活性領域へのコ
ンタクト孔の周囲の領域を覆い、また底部電極への電気
的接続はコンタクト孔を介して活性領域になされる。こ
のようなキャパシタ構造は、時々、コンタクト孔に対す
るオーバサイズキャパシタと呼ばれている。
【０００６】強誘電体材が集積回路、特に、集積回路メ
モリに重要な効果を与えることが、知られている。例え
ば、通常のＤＲＡＭを有する最低コストで高容量の集積
回路メモリが揮発性メモリである。即ち、メモリに記憶
された情報はパワーが集積回路に与えられているときに
のみ残る。ＥＰＲＯＭやフラッシュ型メモリのような広
く使用されている不揮発性メモリは、比較的高価で、比
較的容量が小さく、またデータを書込んだり、消したり
するために長時間、比較的高い電圧を印加しなければな
らず、さらに、一般的には、ＤＲＡＭよりもより限られ
た消去並びに書込寿命である。強誘電体材料は、電界が
印加されると反転もしくはスイッチングされる分極状態
を有すること、及び、この分極状態は電界が除去された
後でも維持されることが認識されている。もし強誘電体
キャパシタが、迅速にリークする電荷を単に蓄積するの
に代えて、もし、強誘電体キャパシタがＤＲＡＭの通常
の二酸化誘電体キャパシタから変更されると、キャパシ
タはパワーが除去された後に２つの分極状態間でスイッ
チングされ得る。かくして、強誘電体材料は、単純で、
低コストで高密度の不揮発性メモリの可能性を与えてい
る。さらに、多くの半導体材料や装置、特に、通常のＤ
ＲＡＭのような、低コストで大容量のキャパシタメモリ
はダメージを受け易く、また放射線により状態の変化が
生じ易い。強誘電体材料は、放射線によるダメージに強
く、また強誘電体状態は放射線により変化し難いこと
が、知られている。さらに、強誘電体メモリは書込みも
しくは消去のために高電圧を必要とせず、また既知のメ
モリと同じような速さで書込みや消去が可能である。
【０００７】
【発明が解決しようとする課題】かくして、多くの研究
開発が、強誘電体材料のスイッチング特性を利用した集
積回路メモリのデザイン並びに製造に向けられている。
このようなメモリは、米国特許Ｎｏ．２，６９５，３９
６号，米国特許Ｎｏ．４，１４４，５９１号，米国特許
Ｎｏ．４，１４９，３０１号，並びに米国特許Ｎｏ．
４，３６０，８９６号に記載されている。しかし、強誘
電体材料は集積回路に使用されている半導体材料並びに
構造に容易に取り込めなかったため、長年に渡って、強
誘電体のスイッチングを利用した集積回路メモリで商業
的に成功したものは製造されていない。強誘電体材料
が、通常の集積回路用材料と組み合わせられると、この
強誘電体材料は半導体材料にダメージを与えるか、強誘
電体材料自身の特性が変わってしまう。さらに、強誘電
体材料のメモリは、繰り返しのスイッチングによる強誘
電体材料の疲労と分極状態の保持のために、信頼性が失
われる傾向がある。
【０００８】最近、強誘電体材料を使用した、より実用
的な集積回路がデザインされている。この例として、米
国特許Ｎｏ．５，０４６，０４３号には、強誘電体スイ
ッチングキャパシタを使用したＤＲＡＭメモリが記載さ
れている。この一実施例で、二酸化シリコン（ＳｉＯ
2 ）の厚い層と、窒化シリコンのバリア層と、二酸化チ
タニウム（ＴｉＯ2 ）の分離層とを使用して強誘電体キ
ャパシタをシリコン材料から分離することにより、強誘
電体と、シリコンをベースとする集積回路技術との間の
相反する問題を解決している。第２の実施例で、強誘電
体キャパシタは、二酸化シリコンと燐ガラスとの厚い層
を使用して、感応ＭＯＳＦＥＴのゲートから分離され、
また、タングステンチタニウム（ＴｉＷ）の厚い層を使
用して、ドープされたシリコン活性領域から分離されて
いる。第３の実施例において、強誘電体キャパシタは、
窒化シリコンバリア層と二酸化チタニウム分離層とを使
用して、感応ＭＯＳＦＥＴのゲートから分離され、ま
た、この強誘電体キャパシタは、チタニウムや窒化チタ
ニウムのような金属の層を使用して、ドープされたシリ
コン活性領域から分離されている。このような例は上記
問題の幾つかを解決しているが、形成された集積回路や
製造する方法が比較的複雑となる。第１の実施例におい
て、強誘電体キャパシタはＭＯＳ構造から充分に分離さ
れているが、比較的低い集積密度となり、また強誘電体
キャパシタを形成するために６回のホトマスク工程が必
要である。第２の実施例において、ホトマスク工程は２
回に減じられているが、強誘電体キャパシタはＭＯＳ構
造から充分に分離されていない。そして第３の実施例に
おいては、構造がよりコンパクトとなるが、強誘電体キ
ャパシタを形成するために少なくとも７回のホトマスク
工程が必要でなある。良く知られているように、ホトマ
スク工程は、製造される部分のパターンを有するホトリ
ソグラフィックーマスクを形成する工程と、集積回路ウ
エハを、光感応材料であるホトレジストもしくはレジス
トでコーテングする工程と、このレジストがコーテング
されたウエハをマスクを通して紫外線により露光して、
ポジのレジストが使用されているかネガのレジストが使
用されているかによりレジストの部分を軟化もしくは硬
化する工程と、レジストの軟化した部分を除去する工程
と、レジストにより保護されていない部分を除去するよ
うにウエハをエッチングする工程と、残ったレジストを
除去する工程とを含み、比較的複雑で高価な工程であ
る。この結果、この米国特許にて製造された強誘電体集
積回路は、比較的高価となる重要な問題が残っている。
【０００９】単一のチップに多数の回路素子が組込まれ
得るようなコンパクトな立体集積回路の効果が知られて
いる。即ち、電子部品の体積は小さくなり、信頼性は半
田もしくはプラグ接続を少なくすることにより高くな
り、組み立て並びにパッキングコストは低くなり、そし
て、特にクロック速度が速くなることにより改良された
回路特性が得られる。また、半導体装置を製造する仕事
は競争であり、高価値の仕事である。かくして、製造能
率は非常に重要である。そして、製造品質と信頼性は非
常に重要である。集積回路の製造方法においてマスク工
程数を少なくすることは製造コストを低く、また、製造
時間を短くできるばかりではなく、欠陥が生じる可能性
の機会を減じるので、最終製品の品質と信頼性を向上す
ることもできる。この結果、不良品が少なくなるので、
さらに製造コストを低下させることにもなる。従って、
よりコンパクトな装置となるばかりではなく、製造工
程、特に、マスク工程の回数を減じるた強誘電体集積回
路の構造並びに製造方法は、この分野においては重要な
進展であろう。
【００１０】日本特許Ｎｏ．２−３０４７９６には、使
用するマスク工程が少なく、よりコンパクトな構造の開
示がある。この開示によれば、強誘電体キャパシタはＭ
ＯＳトランジスタのソース／ドレイン活性領域の上に直
接形成されている。この活性領域と接触する底部導電層
はプラチナ・シリサイド（ＰｔＳｉ）もしくは他の金属
のシリサイドで形成される。強誘電体層は、この底部電
極上に沈着されて、ＭＯＳトランジスタから分離され
る。またこの強誘電体材料は、これが接触領域のみを覆
うようにエッチングされる。このような方法は、強誘電
体の特性がＰｔＳｉもしくは他の金属のシリサイドとの
相互拡散や合金化により低下され、またキャパシタは非
常に小さいソース／ドレイン領域のサイズに制限されて
しまうので、信頼性のある強誘電体キャパシタを提供す
ることはできない。
【００１１】ジェイ・エフ・スコット（Ｊ．Ｆ．Ｓｃｏ
ｔｔ）、シー・エー・パズ・デ・アラウジョ（Ｃ．Ａ．
Ｐａｚ Ｄｅ Ａｒａｕｊｏ）並びにエル・ディ・マク
ミラン（Ｌ．Ｄ．ＭｃＭｉｌｌｉａｎ）による文献“Ｉ
ｎｔｅｇｒａｔｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ”
（Ｃｏｎｄｅｎｓｅｄ Ｍａｔｔｅｒ Ｎｅｗｓ，Ｖｏ
ｌ．１，Ｎｏ．３，１９９２，ｐｐ．１６−２０）に
は、強誘電体集積回路における最新技術の開示がある。
これには、集積化された強誘電体装置での少くとも１６
の最新プログラムがリストアップされている。しかし、
これらプログラムは全て高密度で、簡単で、製造の容易
な装置を提供することはできない。従って、信頼性があ
って、低コストで、高密度な集積回路装置となる強誘電
体集積回路構造並びに製造方法が要求されている。
【００１２】上述したスイッチングキャパシタ構造に加
えて、前記文献“Ｉｎｔｅｇｒａｔｅｄ Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃｓ”は真の強誘電体電界効果トランジス
タと、高容量ダイナミック・ランダム・アクセスメモリ
と、ＣＣＤマルチプレクサー・リードアウト・システム
と、集積化された強誘電体ディテクターと、集積化され
た表面音響波装置と、特殊な光モニターとマイクロ波装
置とを、強誘電体がＳｉもしくはＧａＡｓチップに完全
に集積化された既存の装置としてリストしている。かく
して、シリコン技術で実施されている信頼性があり、高
密度の強誘電体スイッチングキャパシタＤＲＡＭを容易
に製造する方法並びに装置は、強誘電体装置の広範囲に
渡って適用できるであろうことは明白である。
【００１３】本発明は、コンパクトで信頼性のある集積
回路構造の製造を可能にするバリア層を提供する。この
バリア層は、好ましくは、窒化チタニウム（ＴｉＮ）、
タングステンチタニウム（ＴｉＷ）、タンタル（Ｔ
ａ）、チタニウム（Ｔｉ）、タングステン（Ｗ）、モリ
ブデン（Ｍｏ）、並びにクロミウム（Ｃｒ）の１つもし
くは複数よりなる。しかし、この方法は強誘電体材料と
通常の集積回路材料との間の相互拡散を阻止する他の材
料の使用が可能である。
【００１４】問題を解決するための重要なポイントは、
二酸化シリコンもしくは他の絶縁材上に形成された強誘
電体キャパシタは良好な強誘電体特性を有するという、
発見もしくは認識である。
【００１５】本発明は、活性領域のコンタクト孔に対し
て大きなサイズのキャパシタを提供する。また、本発明
は、活性領域並びにこれに隣接した領域を覆う導電性バ
リア層上に積層された強誘電体キャパシタを提供する。
コンタクト領域の強誘電体キャパシタの強誘電体特性は
低下するが、隣接した絶縁体で覆われた領域のキャパシ
タの強誘電体特性は良好で有る。かくして、この発見に
より、ＤＲＡＭの通常のキャパシタと実質的に同じ場所
に強誘電体キャパシタを形成することができる。従っ
て、通常のＤＲＡＭと実質的に同じ信頼性のある強誘電
体ＤＲＡＭが可能となる。
【００１６】コンタクト材の薄い層を、バリア層を形成
する前にコンタクト領域上に形成して、バリア層と活性
領域との間のオーミックコンタクトを改良することがで
きる。
【００１７】本発明は、また、上記のような構造を得る
ための簡単な製造方法を提供する。本発明の方法に従え
ば、バリア層と、キャパシタの底部電極層と、強誘電体
層と、キャパシタの上部電極層とは、通常のシリコンウ
エハ上に、露出した活性領域を利用して積層される。そ
して、１回のマスク工程がキャパシタとバリア層とを得
るために使用される。この結果、本発明の製造方法は比
較的低コストとなる。
【００１８】幾つかの実施例において、バリア層は、自
身が底部電極として使用される。これにより製造方法が
より簡単になる。さらに、ポリシリコン、シリサイドも
しくはポリサイドのようなシリコンをベースとした材料
が底部電極、上部電極もしくは両者として使用される
と、良好な強誘電体特性が得られることが見出だされ
た。このようなシリコンをベースとした材料は活性領域
に直接設けられ得る。かくして、シリコンをベースとし
た材料はバリア層として、また機能し得る。ある場合に
は、強誘電体材料をアニールする工程において、薄い二
酸化シリコン層もしくは他の絶縁体の層が電極と強誘電
体材料との間に形成される。好ましくは、この絶縁層は
５ｎｍもしくはこれ以下で、浮遊キャパシタの発生を防
止する。
【００１９】さらに、良好な強誘電体特性は、酸化イン
ジウムー錫（ＩｎＳｎＯ）、二酸化錫（ＳｎＯ2 ）、酸
化ルテニウム（Ｒｕ2 Ｏ3 ）等の導電性酸化物により形
成された底部電極、上部電極、もしくはこれら両電極を
有する構造から得られることが見出だされた。この導電
性酸化物は直接活性領域に設けられ得る。導電性酸化物
の酸素イオンが、底部電極のフェルミ準位をインタヘフ
ェイス層内に残るように、強誘電体インターフェイスの
所で酸素欠陥領域を補償すると信じられる。この結果、
本電極の外側で全ての電荷の補償が満たされる。かくし
て、このような導電性酸化材料は、またバリア層として
機能し得る。
【００２０】また、本発明は、上記構造の幾つかととも
に使用され得る強誘電体キャパシタの上部電極と底部電
極との間の短絡を防止する方法を提供する。これらの方
法において、上部電極が底部電極よりも狭くなるように
キャパシタの端部に段部を形成するために特別なマスク
工程が使用される。他の方法において、テーパをした端
部が形成される。
【００２１】本発明は、大面積のキャパシタを効率良く
形成するための方法を提供するＤＲＡＭに特に適用可能
である。しかし、通常の集積回路材料と強誘電体材料と
の間の転換を与える方法、並びに他の態様がＤＲＡＭで
説明されるように理解されると、これらは、また、他の
回路にも適用できることは明らかである。
【００２２】
【課題を解決するための手段】本発明の一態様に係われ
ば、半導体基板と、この基板に形成され、トランジスタ
ゲートを有するトランジスタと、このトランジスタゲー
トを覆う絶縁層と、この絶縁層に形成され基板に達する
コンタクト孔と、前記絶縁層の少なくとも一部と前記ト
ランジスタゲートの少なくとも一部を覆い、前記コンタ
クト孔を通って基板側に延びた導電性バリア層と、この
導電性バリア層の少なくとも一部とトランジスタゲート
の少なくとも一部とを覆う強誘電体層と、この強誘電体
層とキャパシタを形成するキャパシタ底部電極、並びに
キャパシタ上部電極とを具備し、前記キャパシタ底部電
極の端部とキャパシタ上部電極との間の距離が、これら
電極に垂直な方向の強誘電体層の厚さよりも長くなるよ
うに、前記キャパシタ底部電極と、キャパシタ上部電極
と、強誘電体層の外縁部とには前記キャパシタ上部電極
とキャパシタ下部電極との間の垂直方向に対して３０な
いし７０°の角度を有する共通のテーパが形成されてい
ることを特徴とする強誘電体集積回路が提供される。
【００２３】本発明のさらに他の態様に係われば、半導
体基板を有する半導体ウエハを準備する工程と、キャパ
シタ底部電極と、強誘電体層と、キャパシタ上部電極と
をホトマスクを使用しないで形成する工程と、前記キャ
パシタ底部電極と、強誘電体層と、キャパシタ上部電極
とをパターンニングする工程であり、前記パターンニン
グ工程により露光された前記キャパシタ上部電極と前記
キャパシタ底部電極との間の部分に、前記強誘電体層を
有する絶縁領域を形成し、前記キャパシタ底部電極の露
出部分と前記キャパシタ上部電極との間の前記絶縁領域
によって与えられる距離が、前記両電極に垂直な方向の
強誘電体層の厚さよりも長くなるように、前記キャパシ
タ上部電極とキャパシタ下部電極との間の垂直方向に対
して３０ないし７０°の角度を有するように前記キャパ
シタ上部電極から前記キャパシタ底部電極に強誘電体層
の厚さ方向に伸びるテーパを形成するように、パターン
ニングをする工程とを具備することを特徴とする強誘電
体集積回路の製造方法が提供される。
【００２４】好ましくは、前記バリア層と低部電極との
少なくとも一方は、窒化チタニウム、タングステンチタ
ニウム、タンタル、チタニウム、タングステン、モリブ
デン、クロミウム、酸化インジウムー錫、二酸化錫、酸
化ルテニウム、シリコン、シリサイドもしくはポリサイ
ドで形成されている。好ましくは、集積回路は前記バリ
ア層と強誘電体層との間に５ｎｍ以下の厚さの酸化層を
さらに具備し、また前記バリア層はシリコン、シリサイ
ドもしくはポリサイドで形成されている。
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】［参考例］ 図１７に示す本発明の実施例に係わる回路を説明するた
めに、これに関連した回路並びに製造方法を以下に説明
する。 １．全体の概要； 図１は、強誘電体のＤＲＡＭセル１０の回路を示す。こ
のセル１０はトランジスタ１２と強誘電体スイッチング
キャパシタ１４とを有する。このトランジスタ１２のゲ
ート１２Ａはワード線１６に接続されており、一方のソ
ース／ドレイン１２Ｂはビット線１８に接続されてお
り、そして他方のソース／ドレイン１２Ｃはキャパシタ
１４の“底部”電極１４Ａに接続されている。このキャ
パシタ１４の“上部”電極１４Ｂは、集積回路で“プレ
ート線”もしくは単に“プレート”と一般に称されてい
る基準電圧源１９に接続されている。
【００３５】本発明に係わる集積回路ＤＲＡＭチップの
１個のセル部分の断面図の形態で回路１０が図９に示さ
れている。ＤＲＡＭを示す図は、実際の半導体装置の特
別な部分の本当の断面図とは一致しないが、他の可能な
方法よりも本発明の構造と方法とをより明らかで充分に
示すために使用されている単に理想化した表示であるこ
とが理解し得よう。幾つかの例において、既知の金属、
半導体もしくは絶縁体のよう材料は所定の材質を表すた
めのハッチングが付されていない。例えば、図７のプラ
チナの電極１４Ａ、１４Ｂには金属としてのハッチング
が付されていない。これは、全ての層にハッチングを付
すと、隣りの、金属、半導体、もしくは絶縁体の層との
区別が付き難くなるためである。
【００３６】前記トランジスタ１２、キャパシタ１４、
ビット線１８並びに他の要素は、図９にて図１と同じ符
号が付されている。前記ワード線１６は集積回路１０の
ゲート１２Ａと同じ要素として考えられている。絶縁層
２４はトランジスタ１２を覆い、フィールド酸化領域３
４と共に基板３０の大部分を覆っている。孔２６が絶縁
層２４、３４を貫通しソース／ドレイン活性領域１２Ｃ
に達している。通常のキャパシタの誘電体の所に、強誘
電体キャパシタ１４は強誘電体層２０を有している。本
発明の好ましい実施例では、窒化チタニウム（Ｔｉ
Ｎ）、タングステンチタニウム（ＴｉＷ）、タンタル
（Ｔａ）、チタニウム（Ｔｉ）、タングステン（Ｗ）、
モリブデン（Ｍｏ）、もしくはクロミウム（Ｃｒ）のよ
うな導電材、ポリシリコン、シリサイドもしくはポリサ
イドのようなシリコンをベースとした材料、もしくは酸
化インジウムー錫（ＩｎＳｎＯ）、二酸化錫（ＳｎＯ
2 ）、酸化ルテニウム（Ｒｕ2 Ｏ3 ）等の導電性酸化物
により形成されたバリア層２２は、底部電極１４Ａとソ
ース／ドレイン活性領域１２Ｃとの間に形成され、絶縁
層２４を覆っている。図９から明らかなように、強誘電
体キャパシタ１４はセル１０の重要な部分を覆うように
大きなサイズとなっている。これは、また絶縁層２４を
通って活性領域１２Ｃに達するコンタクト孔２６に対向
して位置している。“大きなサイズ”の用語を明確にす
るために、これは、絶縁層２４を覆っている総面積がソ
ース／ドレイン１２Ｃの約倍もしくはそれ以上であるこ
とを、本発明では意味している。本発明の態様では、強
誘電体キャパシタ１４は、積層キャパシタＤＲＡＭの通
常の誘電体キャパシタと位置並びにサイズについてはほ
とんど同じであるが、この強誘電体キャパシタは通常の
キャパシタよりもより効率的であるために、通常のキャ
パシタと同じように大きくかつ複雑にする必要はない。
かくして、本発明に係わる集積回路ＤＲＡＭは、従来の
ＤＲＡＭ集積回路と同じか、これ以上の集積度とするこ
とができる。
【００３７】２．集積回路ＤＲＡＮ並びにこれの製造方
法の詳細な説明；本発明をより詳細に説明するために、
図２は、本発明を従来と区別する工程を実施するの直前
の、単一のＤＲＡＭセルを有する集積回路ウエハの一部
の好ましい実施例の断面を示す。このウエハは、好まし
くは、少し不純物がドープされたｐ型の単結晶シリコン
基板３０を有する。この基板３０は、既知の方法、好ま
しくはＬＯＣＯＳ（シリコンの局部的酸化）の方法で酸
化されて、薄いゲート絶縁層３２と、厚いフィールド酸
化領域３４とが形成されており、インプランテーション
方法によりｎ型の不純物が露出面よりドープされて活性
領域１２Ｂ、１２Ｃが形成されている。好ましくは、不
純物がドープされたポリシリコンで形成され、ＤＲＡＭ
構造ではワード線として称されているトランジスタのゲ
ート導電層１２Ａと、好ましくは二酸化シリコンで形成
された絶縁保護層２４とは、既知の方法により形成され
ている。しかし、説明する種々の要素は変更し得る。例
えば、ゲート導電層１２Ａ、即ちワード線は、この分野
で知られているように、異なる導電体の複合層により構
成され得る。
【００３８】図３に示す次の工程で、コンタクト孔２６
が活性領域１２Ｃへの開口を形成するように形成され
る。ここを介して、後でキャパシタの底部電極が活性領
域１２Ｃに接続される。この孔２６は、ホトマスク工程
と、これに続くＲＩＥ（反応イオンエッチング）とのよ
うな標準の方法で開口される。この後、ホトレジストは
除去される。図４にて、キャパシタコンタクト３６が活
性領域１２Ｃと接触するようにして形成されている。こ
のコンタクト３６は、好ましくはＰｔＳｉ，ＭｏＳｉ，
ＰｂＳｉもしくは他の同様の導電材料で、単層もしくは
多重層に形成され得、また、好ましくは、既知のセルフ
ーアラインメントーコンタクト工程により形成され得
る。これは、スパッタリングもしくは他の金属沈着と、
これに続く高温シンタリングもしくは他の溶融とによる
ようなシリサイド形成方法、もしくは良好なオーミック
コンタクトを得ることができる他の方法を使用して、形
成され得る。以下に説明するように、このコンタクト形
成工程は、バリア層２２（図５）が活性領域１２Ｃ上に
直接沈着されている場合には、省略され得る。
【００３９】図５において、底部電極層１４Ａが、拡散
バリア層２２に続いてウエハ上に形成されている。この
バリア層２２は、コンタクト３６と底部電極１４Ａとか
らなる要素相互の層間拡散を防ぐ。このバリア層２２
は、好ましくは窒化チタニウム（ＴｉＮ）、タングステ
ンチタニウム（ＴｉＷ）、タンタル（Ｔａ）、チタニウ
ム（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、もしくはクロミウム（Ｃｒ）のような金属により
形成されている。強誘電体層２０（図６）を形成するた
めに必要な高温酸素アニールの程度は、バリア層２２の
材料と、強誘電体層２０の材料と、例えば、多結晶化、
一部単結晶化等の所望の結晶化の程度との選択により決
定される。このバリア層２２の材料は高温に影響される
ので、この材質の選定は強誘電体材料２０（図６）の選
定と、強誘電体材料２０に必要な結晶化の程度に大きく
依存する。強誘電体２０の材料としてＰＺＴを、また５
５０ないし６５０度のアーニル温度を採用する場合に
は、ＴｉＮをバリア層２２の材質として選定することが
好ましい。バリア層２２の品質は沈着方法と状況に大き
く依存する。好ましくは、ＲＦ並びにＤＣ／マグネトロ
ンースパッタリング、もしくは反応スパッタリングが使
用される。一般的に、使用するＲＦもしくはＤＣパワー
が高ければ高いほど、また圧力が低ければ低いほど、バ
リア層の材質が密になり、拡散に対しての障壁の機能が
効果的な材質となる。しかし、バリア層を密にし過ぎる
と、強い内部引張り応力がバリア層に発生し、強誘電体
キャパシタ１４並びに／もしくはＭＯＳトランジスタ１
２に有害な物理的変化を生じさせる。かくして、中間の
範囲の密度が好ましい。好ましい実施例において、シー
ベルト型のマグネトロンを使用し、２００ないし４００
ワットの範囲のパワーと、１ないし５ｍＴｏｒｒの範囲
の圧力とが、許容され得るバリア層を形成できることを
見出だした。底部電極１４Ａは、好ましくはプラチナ
で、また好ましくはＤＣマグネトロンースパッタリング
もしくはＲＦスパツタリングを使用して形成される。コ
ンタクト層３６の有無に係わらず、バリア層２２はソー
ス／ドレイン活性領域１２Ｃと実質的には物理的に接触
している。この“実質的には物理的に接触している”と
は、実際に物理的に接触している場合もしくはオーミッ
ク層内で接触している場合を意味し、ここでオーミック
層は約５０ｎｍの厚さの導電材である。
【００４０】図６は強誘電体セル層２０と上部電極１４
Ｂとが形成された後のウエハを示す。この強誘電体層２
０は、好ましくは、Ｓｏｌ−Ｇｅｌスピンコーテングも
しくはＭＯＣＶＤ（金属ー有機化学蒸着）により底部電
極１４Ａ上に蒸着されたジルコン酸チタン酸鉛（ＰＺ
Ｔ）により形成されている。この場合、スパッタリング
も使用できるが、スピンコーテング並びにＭＯＣＶＤは
孔２６中に充填されるので、好ましく、かくして、より
平坦なコーテングが可能となり、好ましい。強誘電体の
薄膜の蒸着の後、ウエハは高温で酸素アニールされて適
当な残留分極並びに他の特性を有するようになる。この
アニール温度は、コンタクト３６、バリア層２２並びに
底部電極１４Ａとして選ばれた材料に対応して選定する
必要がある。上述した材料の場合、５５０ないし６５０
℃のアニール温度が望ましい。次に、ウエハは、既知の
平坦化方法により、完全に平坦にする必要はないが、平
坦にされる。好ましくは白金により形成される上部電極
１４Ｂが、好ましくはＤＣマグネトロンースパッタリン
もしくはＲＦスパツタリングを使用して形成される。こ
の上部電極１４Ｂとして、金、銀もしくは耐酸性の他の
導電性材料が使用され得る。好ましくは、イオンミーリ
ングＲＩＥ方法等を使用した１回のホトマスクーエッチ
ング方法により、強誘電体キャパシタ１４とバリア層２
２とがパターンニングされる。図７に示す実施例におい
て、キャパシタはトランジスタ１２を部分的に覆い、フ
ィールド酸化領域３４の実質的な部分上に延びており、
充分な容量を有する。好ましくは、このキャパシタはト
ランジスタ１２のゲート１２Ａを１０ないし５０％だけ
覆っている。しかし、これは適用や使用される強誘電体
材料等に応じて、この範囲よりも大きくもしくは小さく
され得る。このキャパシタは、既知の積層キャパシタよ
りも広く延出され得るか、孔２６の両側で小面積に制限
されて得る。このような構造体は、コンタクト孔２６の
領域で、強誘電体容量にほとんど寄与しない。これは強
誘電体材料２０のこの部分の厚さが他の部分よりも厚い
からである。しかし、このことは、このような構造にお
いては強誘電体キャパシタのためにより適切な面積を有
しているので、厳密には総強誘電体容量を低下させるこ
とにはならない。さらに、コンタクト孔２６中の部分が
厚い膜厚を持つ平行キャパシタとして機能するので、所
定の効果がある。即ち、リーク電流が少なくなり、また
誘電体のブレイクダウンの可能性が減じられる。また、
本発明ではＰＺＴ以外の多くの他の強誘電体材料が使用
され得る。例えば、米国特許出願Ｎｏ．８０７，４３９
号に記載されている強誘電体材料が使用され得る。
【００４１】前記キャパシタ１４の形成の後、図８に示
すように、パシベーションのために絶縁層３８でウエハ
全体が覆われる。このパシベーションのための絶縁層３
８は、ボロンーリンーシリコンガラス（ＢＰＳＧ）もし
くは他のシリコンガラスで好ましくは形成され得るが、
二酸化シリコンもしくはＳｉ3 Ｎ4 のような他の適当な
絶縁材によっても形成され得る。図９に示すように、コ
ンタクト孔４０，４１が、ホトマスク並びにエッチング
工程、好ましくはＲＩＥもしくはウエットエッチングを
使用して形成されている。ビット線１８と、ビット線コ
ンタクト１８Ａと、電極１９と、キャパシタの上部電極
コンタクト１９Ａとが形成されている。ビット線１８
と、ビット線コンタクト１８Ａとは一体的に形成されて
いるが、これらは別の材料により別の工程で形成されて
も良い。同様に、電極１９と、上部電極コンタクト１９
Ａとは図示のように一体的に形成されているが、別々に
も形成され得る。これらビット線１８と、コンタクト１
８Ａと、電極１９と、コンタクト１９Ａとは、既知のＤ
ＲＡＭとコンタクトをとるように、タングステン、アル
ミニウム、ドープーシリコン等のような適当な金属によ
り形成されており、また、多くの異なる既知の方法によ
り形成され得る。
【００４２】図１０は、トランジスタ１２と、強誘電体
キャパシタ１４と、ワード線（ゲート導電層）１２Ａ、
ビット線コンタクト１８Ａ、キャパシタ／トランジスタ
コンタクト領域３６並びに上部電極コンタクト１９Ａに
より占められて領域を示す図９のＤＲＡＭセルの上面か
らのレイアウトを示す。
【００４３】図１１，図１２並びに図１３は、コンパク
トなセル構造体を形成するように実用上実施され得る本
発明の参考例に係わる強誘電体ＤＲＡＭを示す。図１１
は上面図、図１２は図１１の１２−１２線に沿う断面
図、そして図１３は強誘電体キャパシタ５０の拡大断面
図である。図１２には、ＤＲＡＭウエハ５１の一つのセ
ル６５が示されている。このセル６５は、トランジスタ
４２とキャパシタ５０とを有する。またこのトランジス
タ４２はゲート／ワード線４２Ａと、ソース／ドレイン
活性領域４２Ｂ，４２Ｃとを有する。ビット線／コンタ
クト４８は活性領域４２Ｂと符号４３で示す箇所で接触
している。前記キャパシタ５０は、上部電極５４と、強
誘電体セル層５６と、底部電極５８とを有する。パシベ
ーション層５２は、キャパシタ５０並びにウエハ５１の
他の部分を覆い、またビット線／コンタクト４８と電極
／コンタクト４９とが貫通している。この電極／コンタ
クト４９は、符号４７で示す箇所でキャパシタの上部電
極と接触している。バリア層６０がキャパシタ５０の下
側に設けられており、活性領域４２Ｃと符号４５で示す
箇所で接触している。前記ウエハ５１は、また通常のシ
リコン基板６２と、フィールド酸化領域６４と、絶縁層
６６とを有する。この参考例では、バリア層６０と活性
領域４２Ｃとの間にはコンタクト層は設けられていない
が、これらが良好な所望のオーミックコンタクトを取ら
ない場合には、バリア層６０の幾つかの選定に加えて、
コンタクト層を介在させても良い。この参考例における
材質並びに製法は、図２ないし図１０に示す参考例に関
連して説明したものと同様である。窒化チタニウム（Ｔ
ｉＮ）並びにタングステンチタニウム（ＴｉＷ）はバリ
ア層の材料として望ましいが、前述した他の全てのもの
が使用され得る。
【００４４】図１１において、２つのセル６５，６６を
有するＤＲＡＭウエハ５１の部分が示されている。この
図で、トランジスタの領域は実線でアウトラインが示さ
れ、キャパシタの領域は点線でアウトラインが示されて
いる。両セル６５，６６はＬ字形状をなす。一方のセル
６５はトランジスタ４２とキャパシタ５０とを有し、他
方のセル６６は、トランジスタ４４とキャパシタ５１と
を有する。キャパシタ５０とトランジスタ４２とは、キ
ャパシタ５１とトランジスタ４４とのようにオーバラッ
プしている。この構造において、２つのメモリセル６
５，６６が相互に織り込まれて共通電極４９Ａを共有し
ている。この共通電極４９Ａにより高密度のアレイとな
り、ＤＲＡＭ構造全体のサイズを減じることができる。
図１１には、種々の部材のおおよそのサイズわかるよう
に、距離スケールが付されている。これらサイズは概略
であり、ある場合、特に、コンタクトの厚さのような、
層の厚さの場合には、相対的厚さは図面に全ての部材を
描き易いようにするために拡大もしくは縮小されてい
る。
【００４５】図１４は、段部７６，７７が強誘電体キャ
パシタ７０の端部に形成された参考例に係わるＤＲＡＭ
を示す。このキャパシタ７０は底部電極７１と、強誘電
体層７２と、上部電極７３とが、前記参考例と同様に形
成されている。しかし、このキャパシタ７０は２つのマ
スク工程でパタータンニングされている。第１のマスク
は上部電極７３を規定している。好ましくは、イオン・
ミリング・エッチング方法により、強誘電体層７２は途
中まで下方にエッチングされる。そして大きなマスクが
強誘電体層７２の下部と、底部電極７１とバリア層７８
とを規定するのに使用される。この後、キャパシタ７０
の下部と、バリア層７８と、をパターンニングするよう
に第２のイオンーミーリングーエッチングが行われて段
部７６，７７が形成される。この参考例では第２のホト
マスク並びにエッチング工程が付加されているが、上部
電極７３と底部電極７１との間で短絡を起こす危険が少
なく、このため歩留りが高くなる。この実施態様の他の
全ての形態は図２ないし図１０の参考例で述べたのと同
じである。
【００４６】図１５は、バリア層が強誘電体キャパシタ
８０の底部電極８１として利用された、本発明に係わる
ＤＲＡＭの他の参考例を示す。この参考例で、バリア層
８１は活性領域８３のコンタクト領域８２に上に直接沈
着されており、また強誘電体層８４はこのバリア層８１
上に沈着されている。このバリア層８１は次の２つの状
態をもとにして選定されなければならない。１）バリア
層８１がコンタクト領域８２と強誘電体材料との間のイ
オンの相互拡散を防止できる。２）金属ー酸化物バリア
層の形成エネルギーが強誘電体材料の構成要素の形成エ
ネルギーよりも小さい。そして、窒化チタニウム（Ｔｉ
Ｎ）と、タングステン（Ｗ）とタングステンチタニウム
（ＴｉＷ）とは、この条件を満足し、この参考例のバリ
ア材として適している。この参考例の上部電極８５並び
に他の態様は、図１１ないし図１３の参考例のものと同
じである。もし、所望であれば、オーミックコンタクト
が使用され得る。他の参考例並びに実施例と同様にこの
参考例においても、コンタクト層の有無に係わらず、底
部電極８１はソース／ドレイン活性領域８３と物理的に
実質的に接触している。上述したように、この“実質的
には物理的に接触している”とは、実際に物理的に接触
している場合もしくは約５０ｎｍの厚さのオーミック層
内で実際に物理的に接触している場合を意味する。
【００４７】図１６は、薄い酸化物コーテング９２を付
随的に有するシリコンをベースとした材料９１が強誘電
体キャパシタ９０の底部電極９３を形成している、本発
明に係わるＤＲＡＭの他の参考例を示す。この参考例
で、導電性のシリコンーベース材料９１の層が活性領域
９５のコンタクト領域９４と接触するように形成されて
いる。この材料９１は、好ましくは、ポリシリコン、も
しくはシリサイド、この中でも特に好ましくは金属シリ
サイド、もしくはポリサイドである。強誘電体層９６
は、既知の方法によりシリコンーベース層９１上に直接
形成されている。酸化アニールの間、酸化物コーテング
９２はシリコンーベース層９１と強誘電体層９６との間
に形成され底部電極９３を完成させている。この酸化物
コーテング９２は５ｎｍもしくはこれ以下の厚さが必要
であり、そうでないと、底部電極９３に印加される電圧
を分離するような浮遊容量が生じて特性を低下させる。
この参考例の他の材料並びに方法は図１１ないし図１３
に関連して説明したのと同様である。
【００４８】本発明のＤＲＡＭの実施例が図１７に示さ
れている。この実施例において、強誘電体キャパシタ１
００の端部１０９，１１０にはテーパが形成されてい
る。この実施例は図１４の参考例と同様の方法で製造さ
れ、バリア層１０６と、底部電極１０１と、強誘電体層
１０２と、上部電極１０３が順次沈着され、強誘電体層
１０２の沈着の後に酸化アニールが行われる。しかし、
この実施例においては、強誘電体キャパシタ１００の端
部１０９，１１０にテーパが、即ち、キャパシタ底部電
極と、キャパシタ上部電極と、強誘電体層の外縁部とに
は、共通のテーパが形成されている。好ましくは、ウエ
ハにイオンビームを斜めから入射させるイオンーミーリ
ング方法、キャパシタの周縁部をエッチングするような
イオン注入、もしくは等方性エッチングのような他の適
当な方法により形成されている。テーパは垂直方向に対
して３０ないし７０度の角度に設定されている。この例
では、図１４に示す例のように、底部電極１０１と上部
電極１０３との間に短絡が発生する可能性を少なくし、
歩留りが向上する。
【００４９】図１８には、導電性酸化物が強誘電体キャ
パシタ１３０の底部電極１２０を形成するために使用さ
れた本発明に係わるＤＲＡＭの他の参考例が示されてい
る。この参考例の詳細は、以下の点を除いては、図１５
の参考例と同じである。即ち、この場合、酸化インジウ
ムー錫（ＩｎＳｎＯ）、二酸化錫（ＳｎＯ2 ）、酸化ル
テニウム（Ｒｕ2 Ｏ3 ）等の導電性酸化物でできた底部
電極１２０が活性領域１３７のコンタクト領域１３６に
直接接続されている。この導電性酸化物層１２０は次の
いずれかの方法で形成され得る。１）スズ、ルテニウム
等の金属を沈着した後に、加圧酸素の存在のもとで高温
熱処理をして（好ましくは、１ないし２気圧の酸素圧力
を使用して５００ないし６００℃の温度）、金属ー酸化
物を形成する。２）導電性酸化物を直接スパッタリング
により沈着する。導電性酸化物内の酸素イオンが、底部
電極のフェルミ準位をインタヘフェイス層内に残るよう
に、強誘電体インターフェイスの所で酸素欠陥領域を補
償することが信じられている。この結果、ほとんど電極
の外で生じる電荷補償が果たされる。
【００５０】図１９は、強誘電体キャパシタ１５０の底
部電極１５１と上部電極１５５の両方が付随的に薄い酸
化物コーテング１５４、１５８を有するシリコンーベー
ス材料１５２、１５７で形成されている本発明の参考例
を示す。この参考例で、導電性シリコンーベース材料１
５２の層は、活性領域１６０のコンタクト領域１５３と
接触するように形成されている。この材料１５２は、好
ましくは、ポリシリコン、もしくはシリサイド、この中
でも特に好ましくは金属シリサイド、もしくはポリサイ
ドである。強誘電体層１５６は、シリコンーベース層１
５２上に直接形成される。そして、酸化アニールの間、
酸化物コーテング１５４がシリコンーベース層１５２と
強誘電体層１５６との間に形成されて、底部電極１５１
が完成される。上部電極１５５は酸化アニールの前もし
くは後に、好ましくは後に形成され得る。層１５７は、
またシリコンーベース材料により、好ましくは、ポリシ
リコン、もしくはシリサイド、この中でも特に好ましく
は金属シリサイド、もしくはポリサイドにより形成され
ている。再び、酸化物コーテング１５８が、アニール工
程の間に形成され得る。これら酸化物コーテング１５
４，１５８は５ｎｍもしくはこれ以下の厚さが必要であ
り、そうでないと、キャパシタ１５０に印加される電圧
を分離するような浮遊容量が生じて特性を低下させる。
この参考例の他の材料並びに方法は図１１ないし図１３
に関連して説明したのと同様である。
【００５１】図２０は、底部電極１７２と上部電極１７
６が導電性酸化物、または、酸化物層を含まないポリシ
リコン、もしくはシリサイド、この中でも特に好ましく
は金属シリサイド、もしくはポリサイドにより形成され
ている参考例を示す。この参考例の詳細は、次の点を除
いては図１５の参考例と同じで有る。即ち、電極１７
２，１７６がシリコンーベース材料で形成されている場
合、キャパシタは酸化物層が形成されないようなアニー
ル温度と短時間で、図１９の参考例で説明したのと同様
に形成されている。電極１７２，１７６が、酸化インジ
ウムー錫（ＩｎＳｎＯ）、二酸化錫（ＳｎＯ2 ）、酸化
ルテニウム（Ｒｕ2 Ｏ3 ）等の導電性酸化物で形成され
ている場合、これら電極１７２，１７６は以下のいずれ
かの方法で形成され得る。１）スズ、ルテニウム等の金
属を沈着した後に、加圧酸素の存在のもとで高温熱処理
をして（好ましくは、１ないし２気圧の酸素圧力を使用
して５００ないし６００℃の温度）、金属ー酸化物を形
成する。２）導電性酸化物を直接スパッタリングにより
沈着する。導電性酸化物内の酸素イオンが、底部電極の
フェルミ準位をインタヘフェイス層内に残るように、強
誘電体インターフェイスの所で酸素欠陥領域を補償する
ことが信じられている。この結果、ほとんど電極の外で
生じる電荷補償が果たされる。この参考例で使用する上
記材料の各々、並びに上記製造方法の全てにおいて、材
料は活性領域１８１のコンタクト領域１８０に直接形成
されることが好ましいが、他の場合と同様に、コンタク
トのオーミック特性を改良するために付加的な材料が使
用され得る。
【００５２】上述した種々の層並びに部材の寸法は、フ
ァクターの広範囲の変更に伴なって広く変えられ得る。
特に図１１の図面の平面寸法に関しては、好ましい実施
例の名目上のサイズは、図１１並びに図１２のスケール
により表されている。代表的な厚さ、即ち、図１２で垂
直方向のデメンションは次の通りである。フィールド酸
化物の厚さは、好ましくは５００ｎｍないし１５００ｎ
ｍ、絶縁層６６の厚さは、好ましくは、約８００ｎｍ、
オーミックコンタクト３６の厚さは約５０ｎｍ、そし
て、バリア層６０、底部電極５８、強誘電体層５６並び
に上部電極５４の厚さは、好ましくは、夫々１５０ｎ
ｍ，１５０ｎｍ，３００ｎｍ並びに１５０ｎｍである。
パシベーション層５２の厚さは、好ましくは約１０００
ｎｍである。ビット線４８Ａと電極４９Ａの厚さは、好
ましくは８００ｎｍである。他の実施例において、上記
の層に対応する層の厚さも同様である。これら寸法の全
ては、応用例、望まれる仕様等に依存し、好ましい厚さ
から約１／２ないし約２倍の範囲で変更され得る。他の
重要なデメンションは、全て上述したデメンションに依
存するか、既知の通りである。
【００５３】本発明は、揮発性メモリのための高誘電率
で非スイッチング材料として、強誘電体層２０，５６，
７２，８４，９６，１０２，１３２，１５６，１７４を
利用した集積回路に、また、不揮発性メモリのためのス
イッチング材料として強誘電体材料を利用した集積回路
に使用され得る。
【００５４】本発明の態様は、大型の強誘電体キャパシ
タ１４，５０，７０，８０，９０，１００，１３０，１
５０，１７０が、符号２６で示すようにコンタクト孔に
対向して位置されている。これは、良好な強誘電体キャ
パシタをトランジスタ１２，４２等を覆うように絶縁体
２４，６６等の上に形成することができるという発見も
しくは認識により、図示された実施例が可能となってい
る。この結果、従来技術の複雑なバリアと分離層とを省
略することができ、既知の非強誘電体集積回路と同様の
領域にキャパシタを配置することができる。また、コン
タクト孔中に完全に位置している、低い強誘電体特性と
特徴の従来の強誘電体キャパシタの問題を最小にしてい
る。
【００５５】本発明の他の態様は、強誘電体キャパシタ
を製造するために単純な１回（もしくはキャパシタの端
部に段部を形成する場合には２回）のマスク工程で良い
ことである。
【００５６】本発明の他の態様は、実施例の各々におい
て、単一の比較的薄いバリア層の使用である。ある実施
例の場合には、バリア層は底部電極として機能する。本
発明の他の態様は、単一の比較的薄いバリア層／底部電
極を形成するための種々の優れた材料並びに製法の使用
にある。
【００５７】本発明の他の態様は、バリア層の材料と形
成方法とが非強誘電体集積回路で使用されている通常の
材料並びに方法と全て変更可能であり、多くの場合、非
強誘電体集積回路で使用されているのと同じ材料並びに
方法が使用される。
【００５８】本発明の別の態様は、一般的に、バリア層
として使用され得る材料が強誘電体キャパシタの上部並
びに底部電極として使用可能であることである。このこ
とは、強誘電体キャパシタを形成するために使用され得
る材料の種類を多くしている。
【００５９】よりコンパクトで優れた動作の集積回路メ
モリを形成するために使用され得、また他の多くの効果
を有する、新規で簡単な集積回路の製造方法並びに構造
体が説明された。図面に示され、また明細書に記載され
た特別な実施例は、例示てきなものであり、請求範囲に
記載されるような発明を制限するものではないことが理
解できよう。また、この分野の者によって、本発明の概
念から外れないで、実施例の種々の使用並びに変更をす
ることができることは明白であろう。例えば、コンタク
ト孔に対して、優れた強誘電体特性を有する大型の強誘
電体キャパシタを製造することが可能となり、同様の構
造体がＤＲＡＭに加えて集積回路に形成され得る。さら
に、強誘電体装置と絶縁体を分離する単一の比較的薄い
バリア材を有する絶縁材上に良好な強誘電体特性を有す
る強誘電体装置を形成することができ、これと同様の原
理は他の集積回路構造にも適用することができる。説明
した工程順序は、ある場合には他の順序でもなされ得
る。また、均等の構造並びに方法が、説明した種々の構
造並びに方法と代えられ得る。そして、種々の異なる寸
法並びに材料が使用され得る。さらに、付加の構造並び
に工程が加えられ得る。従って、本発明は、説明した強
誘電集積回路の構造並びに製造方法に存在する、もしく
は／または、よる各並びに夫々の新規な態様及び態様の
新規な組合わせを包括して構成される。
【００６０】［発明の効果］本発明は、信頼性に優れ、
高密度で比較的簡単な構成の強誘電体集積回路並びにそ
の製造方法を提供できる。
【図面の簡単な説明】
【図１】強誘電体ＤＲＡＮセルの回路図である。
【図２】シリコン基板と、このシリコン基板中に形成さ
れ、不純物がドープされたウエルと、この基板上に夫々
形成されたフィールド酸化領域、トランジスター、及び
絶縁酸化膜とを有する本発明の参考例に係わるＤＲＡＭ
集積回路の一部を示す断面図である。
【図３】キャパシタ底部電極が接続される活性領域への
孔を酸化膜にエッチングする工程とホトマスク工程とに
より形成した図２のＤＲＡＭウエハの一部の断面図であ
る。
【図４】活性領域上にコンタクト材料が形成された図３
に示すＤＲＡＭウエハの一部の断面図である。
【図５】バリア層と底部電極層とが形成された図４に示
すＤＲＡＭウエハの一部の断面図である。
【図６】高温酸化アニール並びに上部電極層の形成前
で、強誘電体セル層が形成された図５に示すＤＲＡＭウ
エハの一部の断面図である。
【図７】強誘電体キャパシタ並びにバリア層をパターン
ニングするホトマスクーエッチング工程が行われた、図
６に示すＤＲＡＭウエハの一部の断面図である。
【図８】パシベーション層が形成された図７に示すＤＲ
ＡＭウエハの一部の断面図である。
【図９】ビット線と上部キャパシタ電極のコンタクト孔
をパターンニングするためのホトマスクーエッチング工
程と、これら孔にコンタクトが形成された図８に示すＤ
ＲＡＭウエハの一部の断面図である。
【図１０】図９のＤＲＡＭの一部の上面図である。
【図１１】実際のＤＲＡＭに実施された本発明の参考例
のＤＲＡＭの一部を示す上面図である。
【図１２】図１１の１２−１２線に沿う図１１に示すＤ
ＲＡＭ部分の断面図である。
【図１３】図１１の参考例の強誘電体キャパシタの拡大
断面図である。
【図１４】強誘電体キャパシタの端部に段部が形成され
た本発明の参考例に係わるＤＲＡＭの断面図である。
【図１５】バリア層が強誘電体キャパシタの底部電極と
して利用された本発明のさらに他の参考例に係わるＤＲ
ＡＭの断面図である。
【図１６】シリコンーベース材により強誘電体キャパシ
タの底部電極が形成された本発明のさらに他の参考例に
係わるＤＲＡＭの断面図である。
【図１７】強誘電体キャパシタの端部にテーパが付され
た本発明の一実施例に係わるＤＲＡＭの断面図である。
【図１８】導電酸化物により強誘電体キャパシタの底部
電極が形成された本発明のさらに他の参考例に係わるＤ
ＲＡＭの断面図である。
【図１９】上部電極と底部電極とが薄い酸化物コーテン
グを有するシリコンーベース材により形成された本発明
のさらに他の参考例の断面図である。
【図２０】上部電極と底部電極とが、導電性コーテング
もしくは導電性酸化材が無いシリコンーベース材により
形成された本発明のさらに他の参考例の断面図である。
【符号の説明】
１０…ＤＲＡＭセル、１２…トランジスタ、１２Ａ…ゲ
ート、１２Ｂ，１２Ｃ…ソース／ドレイン、１４…キャ
パシタ、１４Ａ…底部電極、１４Ｂ…上部電極、１６…
ワード線、１８…ビット線、２０…強誘電体、２４，３
４…絶縁層、２６…コンタクト孔、３０…基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 由森 博之 東京都渋谷区幡ヶ谷２丁目43番２号 オ リンパス光学工業株式会社内 (72)発明者 渡辺 均 東京都渋谷区幡ヶ谷２丁目43番２号 オ リンパス光学工業株式会社内 (72)発明者 ラリー・ディー・マクミラン アメリカ合衆国、コロラド州 80909、 コロラド・スプリングス、ロック・ロモ ンド・レーン 4255 (72)発明者 カルロス・パズ・ドゥ・アラウジョ アメリカ合衆国、コロラド州 80919、 コロラド・スプリングス、イー・サンバ ード・クリフス・レーン 215 (56)参考文献 特開 平４−181766（ＪＰ，Ａ) 特開 平４−196485（ＪＰ，Ａ) 特開 平３−296262（ＪＰ，Ａ) 特開 平２−304985（ＪＰ，Ａ) 特開 平６−13346（ＪＰ，Ａ) 国際公開93／012538（ＷＯ，Ａ１) 国際公開92／02050（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 この基板に形成され、トランジスタゲートを有するトラ
    ンジスタと、 このトランジスタゲートを覆う絶縁層と、 この絶縁層に形成され基板に達するコンタクト孔と、 前記絶縁層の少なくとも一部と前記トランジスタゲート
    の少なくとも一部を覆い、前記コンタクト孔を通って基
    板側に延びた導電性バリア層と、 この導電性バリア層の少なくとも一部とトランジスタゲ
    ートの少なくとも一部とを覆う強誘電体層と、 この強誘電体層とキャパシタを形成するキャパシタ底部
    電極、並びにキャパシタ上部電極とを具備し、 前記キャパシタ底部電極の端部とキャパシタ上部電極と
    の間の距離が、これら電極に垂直な方向の強誘電体層の
    厚さよりも長くなるように、前記キャパシタ底部電極
    と、キャパシタ上部電極と、強誘電体層の外縁部とには
    前記キャパシタ上部電極とキャパシタ下部電極との間の
    垂直方向に対して３０ないし７０°の角度を有する共通
    のテーパが形成されていることを特徴とする強誘電体集
    積回路。
  2. 【請求項２】 半導体基板を有する半導体ウエハを準備
    する工程と、 キャパシタ底部電極と、強誘電体層と、キャパシタ上部
    電極とをホトマスクを使用しないで形成する工程と、 前記キャパシタ底部電極と、強誘電体層と、キャパシタ
    上部電極とをパターンニングする工程であり、 前記パターンニング工程により露光された前記キャパシ
    タ上部電極と前記キャパシタ底部電極との間の部分に、
    前記強誘電体層を有する絶縁領域を形成し、 前記キャパシタ底部電極の露出部分と前記キャパシタ上
    部電極との間の前記絶縁領域によって与えられる距離
    が、前記両電極に垂直な方向の強誘電体層の厚さよりも
    長くなるように、前記キャパシタ上部電極とキャパシタ
    下部電極との間の垂直方向に対して３０ないし７０°の
    角度を有するように前記キャパシタ上部電極から前記キ
    ャパシタ底部電極に強誘電体層の厚さ方向に伸びるテー
    パを形成するように、パターンニングをする工程とを具
    備することを特徴とする強誘電体集積回路の製造方法。
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