JP4416055B2 - 強誘電体メモリおよびその製造方法 - Google Patents
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Description
【産業上の利用分野】
この発明は強誘電体メモリおよびその製造方法に関し、特にたとえば絶縁膜上に下部電極,強誘電体および上部電極をこの順に形成した構造を有する強誘電体メモリおよびそのような強誘電体メモリの製造方法に関する。
【0002】
【従来の技術】
図13に示すこの種の従来の強誘電体メモリ1は、図示しない半導体基板およびその上に形成された第1絶縁膜2を含み、第1絶縁膜2上には、下部電極3,強誘電体4および上部電極5がこの順に形成され、さらに、これらを覆うようにして第2絶縁膜6が積層される。強誘電体メモリ1を製造する際には、図14(A)に示すように、半導体基板に形成された第1絶縁膜2上に白金(Pt)等からなる導電膜3aをスパッタリングによって積層し、導電膜3a上にチタン酸ジルコン酸鉛(PZT)等からなる強誘電体膜4aをゾルゲル法によって積層し、さらに、強誘電体膜4a上に白金(Pt)等からなる導電膜5aをスパッタリングによって積層する。そして、図14(B)に示すように、導電膜5a,強誘電体膜4aおよび導電膜3aをそれぞれ順次ドライエッチングして、上部電極5,強誘電体4および下部電極3を形成し、その後、これらを覆うようにして絶縁膜6(図13)をCVD法によって積層する。
【0003】
【発明が解決しようとする課題】
従来技術では、導電膜5a,強誘電体膜4aおよび導電膜3aをそれぞれ上部電極5,強誘電体4および下部電極3に要求される膜厚分だけ積層し、不要部分におけるこれらの全膜厚分をドライエッチングにより除去していたのでエッチング量が多く、エッチングに長時間を要していた。したがって、ドライエッチングプロセスにおいて強誘電体4がプラズマ雰囲気中に長時間さらされることになり、プラズマの影響によって、強誘電体4のスイッチングチャージ量(Qsw)が低くなる、ヒステリシスの対象性が悪くなる、保持特性や疲労特性が悪くなる等の問題を生じる恐れがあった。
【0004】
それゆえに、この発明の主たる目的は、強誘電体特性の劣化を防止できる、強誘電体メモリおよびその製造方法を提供することである。
【0005】
【課題を解決するための手段】
第1の発明は、絶縁膜、絶縁膜の上面に形成され、底面を有する穴、穴内に形成される部分と穴内に形成される部分の膜厚よりも薄い膜厚の穴外に形成され部分とを有する下部電極、下部電極上に形成された強誘電体、および強誘電体上に形成された上部電極を備える、強誘電体メモリである。
第2の発明は、絶縁膜上に下部電極,強誘電体および上部電極を形成する強誘電体メモリの製造方法において、絶縁膜の上面に穴を形成し、穴の内部を含む絶縁膜の上面に導電膜をスピン塗布法によって積層し、穴以外の部分の導電膜をエッチング除去することによって、穴内に形成された部分と、穴内に形成された部分の膜厚より薄い膜厚を有する穴外に形成された部分とからなる下部電極を形成するようにしたことを特徴とする、強誘電体メモリの製造方法である。
第3の発明は、絶縁膜上に下部電極,強誘電体および上部電極を形成する強誘電体メモリの製造方法において、絶縁膜の上面に穴を形成し、穴の隅部分に第1電極部分をスピン塗布法を含むプロセスによって形成し、第1電極部分の上に第2電極部分を形成して下部電極を構成するようにしたことを特徴とする、強誘電体メモリの製造方法である。
【0006】
【作用】
絶縁膜の上面に穴を形成し、この穴内にスピン塗布法を含むプロセス(ゾルゲル法等)によって下部電極を形成する。スピン塗布法による塗布工程では、絶縁膜の表面に前駆体溶液が滴下されて遠心力によって吹き飛ばされるため、これによって積層される導電膜においては、前駆体溶液が溜まり易い穴部分すなわち下部電極となる部分の膜厚が厚くなり、穴以外の部分の膜厚は薄くなる。したがって、導電膜をエッチングして下部電極を形成する際には、穴以外の部分すなわち導電膜の膜厚が薄くなった部分のみをエッチングすればよく、短時間でエッチングできる。ただし、導電膜の膜厚が薄くなった部分を配線として残す場合には、エッチングする必要はない。また、穴の隅部分にスピン塗布法を含むプロセスによって第1電極部分を形成し、その上に第2電極部分をスピン塗布法を含むプロセスによって形成すると、これらによって構成される下部電極の上面中央部の凹み量が少なくなる。一方、穴の隅部分にスピン塗布法を含むプロセスによって第1電極部分を形成し、その上に第2電極部分をスパッタリングによって形成すると、下部電極の上面における結晶方向のばらつきが少なくなる。そして、絶縁膜の上面から所定の深さ位置に膜を形成し、この膜をエッチングストッパとして絶縁膜に穴を形成すると、所定の深さで穴の底面が平坦になり、また、絶縁膜中の水分が下部電極を通して強誘電体へ至るのが膜によって阻止される。さらに、穴内に形成される下部電極の上面と絶縁膜の上面とを平坦化して面一にすると、穴以外の部分の導電膜を後工程でエッチングする必要がなくなる。平坦化した下部電極の表面に下部電極と同材料からなる薄膜を形成すると、平坦化に伴う下部電極の表面荒れが解消される。
【0007】
【発明の効果】
この発明によれば、ドライエッチングプロセスにおいて強誘電体がプラズマ雰囲気中にさらされる時間を短縮できるので、プラズマの影響によって強誘電体の特性が劣化するのを防止できる。
また、穴の隅部分に下部電極を構成する第1電極部分を形成し、その上に第2電極部分を形成したり、平坦化した下部電極の表面に薄膜を形成することによって、強誘電体の結晶性および配向性を安定させることができる。
【0008】
また、絶縁膜の上面から所定の深さ位置に膜を形成し、この膜をエッチングストッパとして利用して穴を形成すると、穴の底面を所定の深さで平坦にすることができるので、下部電極を安定して形成できる。また、この膜によって絶縁膜に含まれる水分が強誘電体に至るのを阻止できるので、強誘電体の特性劣化を防止できる。
【0009】
この発明の上述の目的,その他の目的,特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【0010】
【実施例】
図1に示すこの実施例の強誘電体メモリ10は、図示しないシリコン(Si)基板上に形成された第1絶縁膜12を含み、第1絶縁膜12の上面には穴14が形成され、穴14の内部には下部電極16が形成される。そして、下部電極16上には強誘電体18および上部電極20がこの順に形成され、さらに、これらを覆うようにして第2絶縁膜22が積層される。
【0011】
以下には、図2および図3に従って強誘電体メモリ10の製造方法を具体的に説明する。まず、図示しないシリコン(Si)基板を準備し、その表面にリン含有シリカガラス(PSG)またはボロン・リン含有シリカガラス(BPSG)等からなる第1絶縁膜12をCVD法によって積層する。続いて、図2(A)に示すように、第1絶縁膜12をパターン形成したレジスト24でマスクして、異方性のドライエッチングであるRIE(反応性イオンエッチング)法によって穴14を形成する。そして、図2(B)に示すように、穴14の内部を含む第1絶縁膜12の表面にゲル乾燥膜である第1導電膜26をゾルゲル法によって積層する。すなわち、成分元素であるイリジウム(Ir)を含む金属アルコキシド溶液を加水分解・重縮合させてIr前駆体溶液を作成し、これを第1絶縁膜12の表面にスピン塗布法により塗布した後、乾燥させてゲル乾燥膜とする。スピン塗布法による塗布工程では、第1絶縁膜12の表面に滴下された前駆体溶液が遠心力によって吹き飛ばされるが、穴14内の前駆体溶液は吹き飛ばされ難いので、第1導電膜26の肉厚は、図2(B)に示すように、穴14内の部分が他の部分よりも厚くなる。
【0012】
そして、図2(C)に示すように、第1導電膜26の表面に強誘電体18を構成する膜28をゾルゲル法によって積層する。すなわち、PZT(チタン酸ジルコン酸鉛)前駆体溶液を第1導電膜26の表面にスピン塗布法により塗布した後、これを乾燥させてゲル乾燥膜とする。膜28を積層した後、この構造体をRTA(Rapid Thermal Annealing) 装置を用いて熱処理し、第1導電膜26および膜28に含まれる有機物を熱分解して除去する。そして、図2(D)に示すように、膜28上に白金(Pt)からなる第2導電膜30をスパッタリングによって積層する。
【0013】
そして、図2(E)に示すように、第2導電膜30,膜28および第1導電膜26を順次エッチング(RIE法)して不要部分を除去する。エッチング工程では、第2導電膜30および膜28をそれらの全膜厚分すなわち上部電極20および強誘電体18に要求される膜厚分だけエッチングする必要があるが、第1導電膜26については、穴14からはみ出した部分をエッチングするだけでよい。上述したように、穴14からはみ出した部分の膜厚は、下部電極16の膜厚より薄いので、下部電極16の全膜厚分をエッチングする従来技術に比べてエッチング時間は短くなる。
【0014】
そして、この構造体をRTA装置を用いて熱処理し、第1導電膜26および膜28を焼結して結晶化することによって、酸化イリジウム(IrO2 )からなる下部電極16およびチタン酸ジルコン酸鉛(PZT)からなる強誘電体18を得る。この実施例では、膜28上の第2導電膜30を優先配向性を有する白金(Pt)で形成しているので、強誘電体18は第2導電膜30の配向性に類似した配向性で結晶化する。すなわち、第2導電膜30によって強誘電体18の配向性が制御される。
【0015】
このようにして下部電極16,強誘電体18および上部電極20を形成した後、図1に示すように、これらを覆うようにしてリン含有シリカガラス(PSG)またはボロン・リン含有シリカガラス(BPSG)等からなる第2絶縁膜22をCVD法によって積層する。
この実施例によれば、絶縁膜12の上面に穴14を形成し、この穴14にスピン塗布法による塗布工程を含むゾルゲル法によって下部電極16を形成しているので、上述したように、下部電極16を形成するためのエッチング時間を短くすることができる。したがって、強誘電体18を構成する膜28がドライエッチングプロセスにおけるプラズマ雰囲気中にさらされる時間を短縮でき、強誘電体18の特性がプラズマの影響で劣化するのを防止できる。
【0016】
図3に示す他の実施例の強誘電体メモリ32は、下部電極16,強誘電体18および上部電極20を覆うようにして積層された第2絶縁膜22に穴34を形成し、この穴34に上部電極20を埋め込むようにしたものである。
強誘電体メモリ32を製造する際には、図4(A)に示すように、穴14が形成された第1絶縁膜12の上に第1導電膜26および膜28をスピン塗布法によって積層する。続いて、図4(B)に示すように、膜28および第1導電膜26をエッチング(RIE法)して不要部分を除去し、この構造体をRTA装置を用いて熱処理する。そして、図4(C)に示すように、第1導電膜26および膜28を覆うようにして第2絶縁膜22を積層し、その上面をCMP(化学機械研磨)法によって平坦化する。その後、図4(D)に示すように、第2絶縁膜22をエッチング(RIE法)して穴34を形成し、この穴34を覆うようにして第2絶縁膜22上に第2導電膜30をスピン塗布法(ゾルゲル法)によって積層する。そして、第2導電膜30および第2絶縁膜22の上面をCMP(化学機械研磨)法によって平坦化した後、この構造体をRTA装置を用いて熱処理し、下部電極16,強誘電体18および上部電極20を焼結して結晶化する。平坦化プロセスではCMP法に代えてエッチングを用いてもよいが、エッチングによる場合には、図5に示すように、上部電極20の上面が第2絶縁膜22の上面よりもやや高くなる。
【0017】
この実施例においても、先の実施例と同様に、ドライエッチングプロセスにおいて膜28がプラズマ雰囲気中にさらされる時間を短縮できるので、強誘電体18の特性が劣化するのを防止できる。また、穴34に上部電極20を埋め込むとともに、上部電極20および第2絶縁膜22の上面を平坦化しているので、第2絶縁膜22の上面に上部電極20と導通する配線膜を積層することができる。
【0018】
なお、上述のそれぞれの実施例では、図2(E)または図4(B)に示す工程において、第1導電膜26の穴14からはみ出した部分をもエッチングにより除去しているが、たとえば図6(A)または図6(B)に示すように、この部分をエッチングせずに配線32として用いるようにしてもよい。
また、図2(C)または図4(A)に示す工程においては、第1導電膜26および第1絶縁膜12の上面を平坦化することなく、膜28を積層しているが、図7に示すように、これらの上面をCMP(化学機械研磨)法またはエッチングによって平坦化した後に、膜28を積層するようにしてもよい。この場合には、穴14からはみ出した部分の第1導電膜26を後工程でエッチングする必要がないので、エッチング時間をさらに短縮できる。また、平坦化プロセスで生じる第1導電膜26の表面荒れを解消するために、図8に示すように、平坦化された第1導電膜26の表面にこれと同材料からなる薄膜36を積層するようにしてもよい。
【0019】
また、図9に示すように、第1絶縁膜12の所定深さ位置に窒化シリコン(SiN)または窒酸化シリコン(SiON)等からなる膜厚1000Å程度の膜38を形成し、この膜38をエッチングストッパとして利用して穴14を形成するようにしてもよい。膜38を形成すると、穴14の底面を所定の深さで平坦にすることができるので、その上に下部電極16(図1,図3)を安定して形成できる。また、膜38より下の絶縁膜12に含まれる水分が下部電極16を通して強誘電体18に至るのを阻止できるので、水分の影響によって強誘電体18(図1,図3)の特性が劣化するのを防止できる。
【0020】
また、図10に示すように、穴14の隅部分にスピン塗布法を含むプロセス(ゾルゲル法等)によって第1電極部分16aを形成し、その上に第2電極部分16bを形成して下部電極16を構成してもよい。この場合に、第2電極部分16bをスピン塗布法を含むプロセス(ゾルゲル法等)によって形成すると、下部電極16の焼成に伴う上面中央部の凹み量を少なくすることができる。一方、第2電極部分16bすなわち第1導電膜26bをスパッタリングによって形成すると、図11に示すように、下部電極16の上面における結晶方向のばらつきを少なくすることができるので、その上に形成される強誘電体18(図10)の結晶状態を安定させることができる。さらに、図12に示すように、第1電極部分16aを穴14の底面全体に形成すると、第1電極部分16aの膜厚分だけ第2電極部分16bの膜厚を薄くすることができるので、エッチングプロセスにおけるエッチング量をより少なくすることができる。
【0021】
また、下部電極16としては、酸化イリジウム(IrO2 )に代えて、酸化ルテニウム(RuO2 ),酸化ロジウム(RhO2 )または酸化パラジウム(PdO2 )等を用いてもよく、その場合には、ルテニウム(Ru),ロジウム(Rh)またはパラジウム(Pd)等を成分元素として前駆体溶液を作成する。
さらに、上述のそれぞれの実施例では、下部電極16および上部電極20(図3,図5)をゾルゲル法で形成しているが、たとえばMOD法(有機金属分解法)のように、スピン塗布工程を含む他のプロセスで形成するようにしてもよい。
【図面の簡単な説明】
【図1】この発明の一実施例を示す図解図である。
【図2】図1実施例の製造方法を示す図解図である。
【図3】この発明の他の実施例を示す図解図である。
【図4】図3実施例の製造方法を示す図解図である。
【図5】図3実施例の変形例を示す図解図である。
【図6】この発明の他の実施例を示す図解図である。
【図7】平坦化された第1導電膜および第1絶縁膜の上に強誘電体を構成する膜を積層した状態を示す図解図である。
【図8】平坦化された第1導電膜の表面に表面荒れを解消するための膜を積層した状態を示す図解図である。
【図9】第1絶縁膜の所定深さ位置に膜を形成した状態を示す図解図である。
【図10】穴の隅部分に第1電極部分を形成した状態を示す図解図である。
【図11】第1電極部分の上に第2電極部分を構成する第1導電膜をスパッタリングによって積層した状態を示す図解図である。
【図12】第1電極部分を穴の底面全体に形成した状態を示す図解図である。
【図13】従来の強誘電体メモリを示す図解図である。
【図14】従来の強誘電体メモリの製造方法を示す図解図である。
【符号の説明】
10 …強誘電体メモリ
12 …第1絶縁膜
14 …穴
16 …下部電極
18 …強誘電体
20 …上部電極
22 …第2絶縁膜
26 …第1導電膜
28 …膜
30 …第2導電膜
Claims (11)
- 絶縁膜、
前記絶縁膜の上面に形成され、底面を有する穴、
前記穴内に形成される部分と前記穴内に形成される部分の膜厚よりも薄い膜厚の前記穴外に形成され部分とを有する下部電極、
前記下部電極上に形成された強誘電体、および
前記強誘電体上に形成された上部電極を備える、強誘電体メモリ。 - 前記穴の前記底面に形成されて前記絶縁膜と前記下部電極の前記穴内に形成された部分とを隔離する膜をさらに備える、請求項1記載の強誘電体メモリ。
- 前記下部電極の前記穴内に形成された部分は前記穴の前記底面の隅部分に形成された第1電極部分と前記第1電極部分上に形成された第2電極部分とを含む、請求項1または2記載の強誘電体メモリ。
- 前記下部電極の前記穴内に形成された部分および前記絶縁膜のそれぞれの上面を平坦化して面一にした、請求項1ないし3のいずれかに記載の強誘電体メモリ。
- 絶縁膜上に下部電極,強誘電体および上部電極を形成する強誘電体メモリの製造方法において、
前記絶縁膜の上面に穴を形成し、
前記穴の内部を含む前記絶縁膜の上面に導電膜をスピン塗布法によって積層し、前記穴以外の部分の前記導電膜をエッチング除去することによって、穴内に形成された部分と、前記穴の高さより薄い膜厚を有する穴外に形成された部分とからなる前記下部電極を形成するようにしたことを特徴とする、強誘電体メモリの製造方法。 - 絶縁膜上に下部電極,強誘電体および上部電極を形成する強誘電体メモリの製造方法において、
前記絶縁膜の上面に穴を形成し、
前記穴の隅部分に第1電極部分をスピン塗布法を含むプロセスによって形成し、前記第1電極部分の上に第2電極部分を形成して前記下部電極を構成するようにしたことを特徴とする、強誘電体メモリの製造方法。 - 前記第2電極部分をスピン塗布法を含むプロセスによって形成するようにした、請求項6記載の強誘電体メモリの製造方法。
- 前記第2電極部分をスパッタリングによって形成するようにした、請求項6記載の強誘電体メモリの製造方法。
- 前記絶縁膜の上面から所定の深さ位置に膜を形成し、前記膜をエッチングストッパとして利用して前記絶縁膜をエッチングすることにより前記穴を形成するようにした、請求項5ないし8のいずれかに記載の強誘電体メモリの製造方法。
- 前記下部電極の上面を平坦化し、その上に前記強誘電体を形成するようにした、請求項5ないし9のいずれかに記載の強誘電体メモリの製造方法。
- 前記下部電極の上面を平坦化し、その上に前記下部電極と同じ材料からなる薄膜を形成し、その上に前記強誘電体を形成するようにした、請求項5ないし9のいずれかに記載の強誘電体メモリの製造方法。
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