JPH11251549A - 強誘電体容量素子の形成方法 - Google Patents
強誘電体容量素子の形成方法Info
- Publication number
- JPH11251549A JPH11251549A JP10055086A JP5508698A JPH11251549A JP H11251549 A JPH11251549 A JP H11251549A JP 10055086 A JP10055086 A JP 10055086A JP 5508698 A JP5508698 A JP 5508698A JP H11251549 A JPH11251549 A JP H11251549A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- upper electrode
- ferroelectric
- lower electrode
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路に集積される信頼性の高い強
誘電体容量素子を、簡便に、能率良く製造する。 【解決手段】 半導体基板上に形成された絶縁膜の表面
を化学的機械的研磨法によって研磨して平坦化する。そ
して平坦化された絶縁膜に下部電極パターンに相当する
溝を形成し、さらにこの溝に上部電極パターンに相当す
る溝を形成する。そして溝が形成された絶縁膜上に下部
電極用薄膜、強誘電体薄膜および上部電極用薄膜を順次
堆積し、溝の外部の上部電極用薄膜、強誘電体薄膜およ
び下部電極用薄膜を研磨して除去して、溝の内部に下部
電極、強誘電体薄膜および上部電極からなる容量素子構
造を形成する。
誘電体容量素子を、簡便に、能率良く製造する。 【解決手段】 半導体基板上に形成された絶縁膜の表面
を化学的機械的研磨法によって研磨して平坦化する。そ
して平坦化された絶縁膜に下部電極パターンに相当する
溝を形成し、さらにこの溝に上部電極パターンに相当す
る溝を形成する。そして溝が形成された絶縁膜上に下部
電極用薄膜、強誘電体薄膜および上部電極用薄膜を順次
堆積し、溝の外部の上部電極用薄膜、強誘電体薄膜およ
び下部電極用薄膜を研磨して除去して、溝の内部に下部
電極、強誘電体薄膜および上部電極からなる容量素子構
造を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に強誘電体
容量素子を形成する方法に関し、特に半導体集積回路に
集積される強誘電体メモリなどに用いられる強誘電体容
量素子の形成方法に関するものである。
容量素子を形成する方法に関し、特に半導体集積回路に
集積される強誘電体メモリなどに用いられる強誘電体容
量素子の形成方法に関するものである。
【０００２】
【従来の技術】従来の強誘電体容量素子の形成方法の一
例を図１〜図４に示す。
例を図１〜図４に示す。
【０００３】図１に示すように、半導体基板１上にゲー
ト酸化膜３を介して形成されたゲート２上および半導体
基板１上にＢＰＳＧ（ボロンホスフォシリケートガラ
ス）層４、下部電極層５、強誘電体層６および上部電極
層７を形成する。なお、図１においてＳおよびＤはそれ
ぞれソースおよびドレイン領域であり、８はフィールド
酸化膜である。次いでマスクを用いたフォトリソグラフ
ィ手法によって、図２に示すように例えば白金からなる
下部電極５、例えばジルコン酸チタン酸鉛（ＰＺＴ）か
らなる強誘電体層６および例えば白金からなる上部電極
７をパターニングする。次に、図３に示すように、全体
を覆う絶縁層９を形成し、この絶縁層９に下部電極５に
達するコンタクトホールおよび上部電極７に達する第１
および第２のコンタクトホールを形成するとともに、絶
縁層９とＢＰＳＧ層４を貫く第３のコンタクトホールを
形成し、第１のコンタクトホールに金属配線層１０、第
２のコンタクトホールに金属配線層１１、第３のコンタ
クトホールに金属配線層１２を充填する。最後にこれら
の全体構造を覆う絶縁層１３を形成し、第３のコンタク
トホールに充填された金属配線１２に達する第４のコン
タクトホールを形成してこの第４のコンタクトホール内
および絶縁層１３上に金属配線層１４を形成する。この
ようにして半導体集積回路に集積される強誘電体容量素
子が形成される。容量素子に強誘電体を用いることによ
り、例えばＳｉＯ2 などの通常の絶縁体を用いた場合に
比べて、比誘電率が高く、かつ不揮発性であるので、容
量素子の特性を高めることができる。
ト酸化膜３を介して形成されたゲート２上および半導体
基板１上にＢＰＳＧ（ボロンホスフォシリケートガラ
ス）層４、下部電極層５、強誘電体層６および上部電極
層７を形成する。なお、図１においてＳおよびＤはそれ
ぞれソースおよびドレイン領域であり、８はフィールド
酸化膜である。次いでマスクを用いたフォトリソグラフ
ィ手法によって、図２に示すように例えば白金からなる
下部電極５、例えばジルコン酸チタン酸鉛（ＰＺＴ）か
らなる強誘電体層６および例えば白金からなる上部電極
７をパターニングする。次に、図３に示すように、全体
を覆う絶縁層９を形成し、この絶縁層９に下部電極５に
達するコンタクトホールおよび上部電極７に達する第１
および第２のコンタクトホールを形成するとともに、絶
縁層９とＢＰＳＧ層４を貫く第３のコンタクトホールを
形成し、第１のコンタクトホールに金属配線層１０、第
２のコンタクトホールに金属配線層１１、第３のコンタ
クトホールに金属配線層１２を充填する。最後にこれら
の全体構造を覆う絶縁層１３を形成し、第３のコンタク
トホールに充填された金属配線１２に達する第４のコン
タクトホールを形成してこの第４のコンタクトホール内
および絶縁層１３上に金属配線層１４を形成する。この
ようにして半導体集積回路に集積される強誘電体容量素
子が形成される。容量素子に強誘電体を用いることによ
り、例えばＳｉＯ2 などの通常の絶縁体を用いた場合に
比べて、比誘電率が高く、かつ不揮発性であるので、容
量素子の特性を高めることができる。
【０００４】
【発明が解決しようとする課題】しかし、上述した従来
の容量素子の形成法では、以下に述べるような問題があ
る。すなわち、ＰＺＴの成膜においては７００℃程度の
高温処理が必要であり、そのために高温に耐える電極材
料を使用しなければならない。そのような材料として
は、例えば白金などの貴金属、あるいは酸化物導電体が
用いられる。ところが、これらの材料は一般にドライエ
ッチングが困難であり、上述したように、白金下部電極
層、ＰＺＴ層および白金上部電極層を順次成膜し、それ
らの層をエッチングによって成形してキャパシタンス構
造にするのに時間を要し、非能率的である。しかも、エ
ッチング時の反応生成物、すなわち、白金の塩化物、鉛
の塩化物等は蒸気圧が低いため、基板上あるいはエッチ
ング装置内に残留し、集積回路の不良の原因となる。さ
らに、ＰＺＴを成膜後ドライプロセスによってエッチン
グを行うとＰＺＴの劣化を生ずる。すなわち、エッチン
グ時のプラズマ中の荷電粒子によりＰＺＴの構成原子を
イオン化し、強誘電性を損なう。特にエッチング時のマ
スクであるレジストに含まれる水素がエッチング中に解
離し、ＰＺＴを還元する可能性がある。
の容量素子の形成法では、以下に述べるような問題があ
る。すなわち、ＰＺＴの成膜においては７００℃程度の
高温処理が必要であり、そのために高温に耐える電極材
料を使用しなければならない。そのような材料として
は、例えば白金などの貴金属、あるいは酸化物導電体が
用いられる。ところが、これらの材料は一般にドライエ
ッチングが困難であり、上述したように、白金下部電極
層、ＰＺＴ層および白金上部電極層を順次成膜し、それ
らの層をエッチングによって成形してキャパシタンス構
造にするのに時間を要し、非能率的である。しかも、エ
ッチング時の反応生成物、すなわち、白金の塩化物、鉛
の塩化物等は蒸気圧が低いため、基板上あるいはエッチ
ング装置内に残留し、集積回路の不良の原因となる。さ
らに、ＰＺＴを成膜後ドライプロセスによってエッチン
グを行うとＰＺＴの劣化を生ずる。すなわち、エッチン
グ時のプラズマ中の荷電粒子によりＰＺＴの構成原子を
イオン化し、強誘電性を損なう。特にエッチング時のマ
スクであるレジストに含まれる水素がエッチング中に解
離し、ＰＺＴを還元する可能性がある。
【０００５】本発明は、このような従来の問題を解決
し、容量素子、特に半導体集積回路に集積される強誘電
体メモリなどに用いられる強誘電体容量素子を、簡便
に、能率良く製造可能な方法を提供することを目的とす
る。
し、容量素子、特に半導体集積回路に集積される強誘電
体メモリなどに用いられる強誘電体容量素子を、簡便
に、能率良く製造可能な方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による強誘電体容量素子の形成方法は、基板
上の絶縁膜の表面に所定のパターンの溝を形成する工
程、前記溝が形成された絶縁膜上に下部電極用薄膜と強
誘電体薄膜と上部電極用薄膜を順次形成する工程、およ
び前記上部電極用薄膜、強誘電体薄膜および下部電極用
薄膜の前記溝の内部以外の部分を除去し、前記溝の内部
に上部電極、強誘電体薄膜および下部電極からなる容量
素子構造を形成する工程、を有することを特徴とする。
に、本発明による強誘電体容量素子の形成方法は、基板
上の絶縁膜の表面に所定のパターンの溝を形成する工
程、前記溝が形成された絶縁膜上に下部電極用薄膜と強
誘電体薄膜と上部電極用薄膜を順次形成する工程、およ
び前記上部電極用薄膜、強誘電体薄膜および下部電極用
薄膜の前記溝の内部以外の部分を除去し、前記溝の内部
に上部電極、強誘電体薄膜および下部電極からなる容量
素子構造を形成する工程、を有することを特徴とする。
【０００７】ここで、前記所定のパターンの溝のうち、
上部電極および強誘電体薄膜が形成される領域の溝の側
壁をテーパー状に形成することができる。
上部電極および強誘電体薄膜が形成される領域の溝の側
壁をテーパー状に形成することができる。
【０００８】さらに、本発明による容量素子の形成方法
は、基板上の第１の絶縁膜の表面に下部電極パターンに
相当する第１の溝を形成する工程、前記第１の溝が形成
された第１の絶縁膜に下部電極用薄膜を形成する工程、
前記下部電極用薄膜前記第１の溝の外部の部分を除去し
て、前記第１の溝の内部に下部電極を形成する工程、前
記第１の絶縁膜および前記下部電極上に第２の絶縁膜を
形成する工程、前記第２の絶縁膜の前記下部電極上の位
置に強誘電体薄膜および上部電極パターンに相当する第
２の溝を形成する工程、前記第２の溝が形成された第２
の絶縁膜上に強誘電体薄膜および上部電極用薄膜を形成
する工程、および前記上部電極用薄膜および前記強誘電
体薄膜の前記第２の溝の内部以外の部分を除去して、前
記下部電極上に容量素子の強誘電体薄膜および上部電極
を形成する工程、を有することを特徴とする。
は、基板上の第１の絶縁膜の表面に下部電極パターンに
相当する第１の溝を形成する工程、前記第１の溝が形成
された第１の絶縁膜に下部電極用薄膜を形成する工程、
前記下部電極用薄膜前記第１の溝の外部の部分を除去し
て、前記第１の溝の内部に下部電極を形成する工程、前
記第１の絶縁膜および前記下部電極上に第２の絶縁膜を
形成する工程、前記第２の絶縁膜の前記下部電極上の位
置に強誘電体薄膜および上部電極パターンに相当する第
２の溝を形成する工程、前記第２の溝が形成された第２
の絶縁膜上に強誘電体薄膜および上部電極用薄膜を形成
する工程、および前記上部電極用薄膜および前記強誘電
体薄膜の前記第２の溝の内部以外の部分を除去して、前
記下部電極上に容量素子の強誘電体薄膜および上部電極
を形成する工程、を有することを特徴とする。
【０００９】ここで、前記基板上の絶縁膜の表面を化学
的機械的研磨法により研磨して平坦化することができ、
または前記上部電極用薄膜、強誘電体薄膜、および下部
電極用薄膜の除去をダイヤモンド微粒子を用いた研磨に
よって行うことができる。
的機械的研磨法により研磨して平坦化することができ、
または前記上部電極用薄膜、強誘電体薄膜、および下部
電極用薄膜の除去をダイヤモンド微粒子を用いた研磨に
よって行うことができる。
【００１０】また、前記上部電極用薄膜として前記強誘
電体薄膜より化学的機械的研磨速度が低い材料を用い、
前記上部電極用薄膜および強誘電体薄膜の除去を化学的
機械的研磨法によって行って容量素子の前記上部電極を
化学的機械的研磨のストッパー層とすることができる。
電体薄膜より化学的機械的研磨速度が低い材料を用い、
前記上部電極用薄膜および強誘電体薄膜の除去を化学的
機械的研磨法によって行って容量素子の前記上部電極を
化学的機械的研磨のストッパー層とすることができる。
【００１１】
【発明の実施の形態】本発明においては、まず半導体基
板上に形成された絶縁膜の表面を化学的機械的研磨法に
よって研磨して平坦化する。そして平坦化された絶縁膜
に下部電極パターンに相当する溝を形成し、さらにこの
溝に上部電極パターンに相当する溝を形成する。そして
このような溝が形成された絶縁膜上に下部電極用薄膜、
強誘電体薄膜および上部電極用薄膜を順次堆積し、溝の
外部の上部電極用薄膜、強誘電体薄膜および下部電極用
薄膜を研磨して除去する。このようにして、溝の内部に
下部電極、強誘電体薄膜および上部電極からなる容量素
子構造が形成される。
板上に形成された絶縁膜の表面を化学的機械的研磨法に
よって研磨して平坦化する。そして平坦化された絶縁膜
に下部電極パターンに相当する溝を形成し、さらにこの
溝に上部電極パターンに相当する溝を形成する。そして
このような溝が形成された絶縁膜上に下部電極用薄膜、
強誘電体薄膜および上部電極用薄膜を順次堆積し、溝の
外部の上部電極用薄膜、強誘電体薄膜および下部電極用
薄膜を研磨して除去する。このようにして、溝の内部に
下部電極、強誘電体薄膜および上部電極からなる容量素
子構造が形成される。
【００１２】あるいは、化学的機械的研磨によって平坦
化された絶縁膜に下部電極パターンに相当する第１の溝
を形成した後、下部電極用薄膜を形成し、研磨によって
第１の溝外の下部電極用薄膜を除去して第１の溝内に下
部電極を形成する。その上に絶縁膜を堆積し、下部電極
上に強誘電体層および上部電極パターンに相当する第２
の溝を形成する。そして強誘電体薄膜および上部電極用
薄膜を堆積し、研磨によって第２の溝の外部の上部電極
用薄膜と強誘電体薄膜を除去する。このようにして下部
電極上に強誘電体薄膜および上部電極が形成される。
化された絶縁膜に下部電極パターンに相当する第１の溝
を形成した後、下部電極用薄膜を形成し、研磨によって
第１の溝外の下部電極用薄膜を除去して第１の溝内に下
部電極を形成する。その上に絶縁膜を堆積し、下部電極
上に強誘電体層および上部電極パターンに相当する第２
の溝を形成する。そして強誘電体薄膜および上部電極用
薄膜を堆積し、研磨によって第２の溝の外部の上部電極
用薄膜と強誘電体薄膜を除去する。このようにして下部
電極上に強誘電体薄膜および上部電極が形成される。
【００１３】
【実施例】実施例１ 図５〜図１２を参照して本発明の第１の実施例を説明す
る。図５〜図１２において、図１〜図４に示した従来例
と同一部位は同一の参照番号を用いて説明を省略する。
る。図５〜図１２において、図１〜図４に示した従来例
と同一部位は同一の参照番号を用いて説明を省略する。
【００１４】図５に示すように、ゲート２までが形成さ
れた半導体基板１に絶縁膜としてＢＰＳＧ層４を１．８
μｍ堆積した。ＢＰＳＧ層４の表面の凹凸は０．６μｍ
であった。このＢＰＳＧ層４を、シリカ砥粒をアンモニ
ア溶液中に分散させた研磨剤を用いた化学的機械的研磨
法によって研磨して平坦化した。なお、研磨剤としては
上記に限られず、化学的機械的研磨法のための公知のシ
リコン酸化膜用研磨剤を使用することができる。
れた半導体基板１に絶縁膜としてＢＰＳＧ層４を１．８
μｍ堆積した。ＢＰＳＧ層４の表面の凹凸は０．６μｍ
であった。このＢＰＳＧ層４を、シリカ砥粒をアンモニ
ア溶液中に分散させた研磨剤を用いた化学的機械的研磨
法によって研磨して平坦化した。なお、研磨剤としては
上記に限られず、化学的機械的研磨法のための公知のシ
リコン酸化膜用研磨剤を使用することができる。
【００１５】次いで、図６に示すように、ドライエッチ
ングによって、容量素子の下部電極パターンに相当する
溝２１を加工した。溝２１の深さは０．２μｍとした。
さらに、図７に示すように、溝２１内に容量素子の強誘
電体パターンおよび上部電極パターンに相当する溝２２
をウェットエッチングによって加工した。ただし、溝２
２の加工は等方性ドライエッチングによって行うことも
できる。溝２２の深さは０．４μｍとした。図示される
ように溝２２の側壁は垂直でなく、テーパー形状であ
る。溝２２の側壁が垂直であると後に堆積する強誘電体
薄膜のカバレッジが悪く、端部で膜厚が薄くなり上下電
極間の絶縁性を確保することができないが、本方法によ
れば、そのような問題を生ずることなく、十分に絶縁性
を確保できる。
ングによって、容量素子の下部電極パターンに相当する
溝２１を加工した。溝２１の深さは０．２μｍとした。
さらに、図７に示すように、溝２１内に容量素子の強誘
電体パターンおよび上部電極パターンに相当する溝２２
をウェットエッチングによって加工した。ただし、溝２
２の加工は等方性ドライエッチングによって行うことも
できる。溝２２の深さは０．４μｍとした。図示される
ように溝２２の側壁は垂直でなく、テーパー形状であ
る。溝２２の側壁が垂直であると後に堆積する強誘電体
薄膜のカバレッジが悪く、端部で膜厚が薄くなり上下電
極間の絶縁性を確保することができないが、本方法によ
れば、そのような問題を生ずることなく、十分に絶縁性
を確保できる。
【００１６】次に、スパッタリングによって、バリア層
としてのＴｉを２０ｎｍ、ＴｉＮを３０ｎｍ、下部電極
層としてのＰｔを１５０ｎｍ堆積した。図８においては
この３層を下部電極用薄膜２３として示してある。次い
で、窒素中あるいは酸素中で６５０〜８５０℃、３０分
間熱処理した。その後、スパッタによって強誘電体層で
あるＰＺＴ２４を２００ｎｍ堆積し、窒素中あるいは酸
素中で６５０〜８５０℃、３０分間熱処理した。次にス
パッタリングによって上部電極用薄膜であるＰｔ層２５
を２００ｎｍ堆積し、窒素中あるいは酸素中で６５０〜
８５０℃、３０分間熱処理した。この状態を図８に示
す。
としてのＴｉを２０ｎｍ、ＴｉＮを３０ｎｍ、下部電極
層としてのＰｔを１５０ｎｍ堆積した。図８においては
この３層を下部電極用薄膜２３として示してある。次い
で、窒素中あるいは酸素中で６５０〜８５０℃、３０分
間熱処理した。その後、スパッタによって強誘電体層で
あるＰＺＴ２４を２００ｎｍ堆積し、窒素中あるいは酸
素中で６５０〜８５０℃、３０分間熱処理した。次にス
パッタリングによって上部電極用薄膜であるＰｔ層２５
を２００ｎｍ堆積し、窒素中あるいは酸素中で６５０〜
８５０℃、３０分間熱処理した。この状態を図８に示
す。
【００１７】次に、ダイヤモンド粒子０．１μｍのダイ
ヤモンドラッピングフィルムを用いて上部電極用Ｐｔ薄
膜２５、ＰＺＴ層２４およびＰｔ層、ＴｉＮ層およびＴ
ｉ層からなる下部電極用薄膜２３を順次研磨し、図９に
示すように、溝部に下部電極２３Ａ、ＰＺＴ２４Ａおよ
び上部電極２５Ａを残してその他の部分を除去した。研
磨にはその他の研磨剤、例えば発泡ポリウレタンの研磨
布とダイヤモンド研磨剤を用いることもできる。
ヤモンドラッピングフィルムを用いて上部電極用Ｐｔ薄
膜２５、ＰＺＴ層２４およびＰｔ層、ＴｉＮ層およびＴ
ｉ層からなる下部電極用薄膜２３を順次研磨し、図９に
示すように、溝部に下部電極２３Ａ、ＰＺＴ２４Ａおよ
び上部電極２５Ａを残してその他の部分を除去した。研
磨にはその他の研磨剤、例えば発泡ポリウレタンの研磨
布とダイヤモンド研磨剤を用いることもできる。
【００１８】次に、図１０に示すように、絶縁膜として
膜厚１μｍのシリコン酸化膜２６をオゾンとＴＥＯＳを
用いた熱ＣＶＤによって堆積した後、窒素中あるいは酸
素中で６５０〜８５０℃、３０分間熱処理した。シリコ
ン酸化膜の堆積はプラズマＣＶＤによって行うこともで
きる。
膜厚１μｍのシリコン酸化膜２６をオゾンとＴＥＯＳを
用いた熱ＣＶＤによって堆積した後、窒素中あるいは酸
素中で６５０〜８５０℃、３０分間熱処理した。シリコ
ン酸化膜の堆積はプラズマＣＶＤによって行うこともで
きる。
【００１９】次に、ドライエッチングによって、それぞ
れ下部電極２３Ａ、上部電極２５Ａおよびソースに達す
るコンタクトホールを形成するとともに、第１層目の配
線パターンに相当する深さ５００ｎｍの溝を形成した。
次いで、スパッタによって各コンタクトホール内と溝を
埋め込み、さらに全面に配線層を堆積した。配線層の構
成は下からＴｉが３０ｎｍ、ＴｉＮが１００ｎｍ、Ａｌ
が５００ｎｍである。Ａｌのスパッタはウエハー温度４
５０℃で行った。その後、化学的機械的研磨法によって
コンタクトホールと溝の内部にのみＴｉ、ＴｉＮ、Ａｌ
からなる配線層２７、２８および２９を残し、その他の
部分を除去した。その様子を図１１に示す。
れ下部電極２３Ａ、上部電極２５Ａおよびソースに達す
るコンタクトホールを形成するとともに、第１層目の配
線パターンに相当する深さ５００ｎｍの溝を形成した。
次いで、スパッタによって各コンタクトホール内と溝を
埋め込み、さらに全面に配線層を堆積した。配線層の構
成は下からＴｉが３０ｎｍ、ＴｉＮが１００ｎｍ、Ａｌ
が５００ｎｍである。Ａｌのスパッタはウエハー温度４
５０℃で行った。その後、化学的機械的研磨法によって
コンタクトホールと溝の内部にのみＴｉ、ＴｉＮ、Ａｌ
からなる配線層２７、２８および２９を残し、その他の
部分を除去した。その様子を図１１に示す。
【００２０】次に、厚さ１μｍのシリコン酸化膜３０を
熱ＣＶＤによって堆積した後、配線層２９Ｂに達するコ
ンタクトホールと第２層目の配線層に相当するパターン
の溝を形成し、第１層目の配線層と同様にして第２層目
の配線層３１を形成した。このようにして、半導体集積
回路に集積された強誘電体容量素子が作製された。その
様子を図１２に示す。
熱ＣＶＤによって堆積した後、配線層２９Ｂに達するコ
ンタクトホールと第２層目の配線層に相当するパターン
の溝を形成し、第１層目の配線層と同様にして第２層目
の配線層３１を形成した。このようにして、半導体集積
回路に集積された強誘電体容量素子が作製された。その
様子を図１２に示す。
【００２１】実施例２ 図１３〜図２０を参照して本発明の第２の実施例を説明
する。
する。
【００２２】図１３に示すように、実施例１と同様に、
ゲート２までが形成された半導体基板１に絶縁膜として
ＢＰＳＧ層４を堆積した。ＢＰＳＧ層４の厚さは１．４
μｍとした。このＢＰＳＧ層４を化学的機械的研磨法に
よって研磨して平坦化した。
ゲート２までが形成された半導体基板１に絶縁膜として
ＢＰＳＧ層４を堆積した。ＢＰＳＧ層４の厚さは１．４
μｍとした。このＢＰＳＧ層４を化学的機械的研磨法に
よって研磨して平坦化した。
【００２３】次に、図１４に示すように、ドライエッチ
ングによって下部電極パターンに相当する深さ０．２μ
ｍの溝を形成し、スパッタによって全面に下部電極を構
成する薄膜としてＴｉを２０ｎｍ、ＴｉＮを３０ｎｍ、
Ｐｔを１５０ｎｍの厚さに堆積した後、窒素中あるいは
酸素中で６５０〜８５０℃、３０分間熱処理した。図１
４においてはＴｉ、ＴｉＮおよびＰｔの３層からなる下
部電極用薄膜を参照番号２３で示してある。
ングによって下部電極パターンに相当する深さ０．２μ
ｍの溝を形成し、スパッタによって全面に下部電極を構
成する薄膜としてＴｉを２０ｎｍ、ＴｉＮを３０ｎｍ、
Ｐｔを１５０ｎｍの厚さに堆積した後、窒素中あるいは
酸素中で６５０〜８５０℃、３０分間熱処理した。図１
４においてはＴｉ、ＴｉＮおよびＰｔの３層からなる下
部電極用薄膜を参照番号２３で示してある。
【００２４】次いで、ダイヤモンド粒子０．１μｍのダ
イヤモンドラッピングフィルムを用いて下部電極用薄膜
２３を研磨し、図１５に示すように、溝部に下部電極２
３Ａを残してその他の部分を除去した。次にプラズマＣ
ＶＤによって厚さ０．４μｍのシリコン酸化膜２６を堆
積し、上部電極および強誘電体層のパターンに相当する
溝３２をドライエッチングによって形成した。
イヤモンドラッピングフィルムを用いて下部電極用薄膜
２３を研磨し、図１５に示すように、溝部に下部電極２
３Ａを残してその他の部分を除去した。次にプラズマＣ
ＶＤによって厚さ０．４μｍのシリコン酸化膜２６を堆
積し、上部電極および強誘電体層のパターンに相当する
溝３２をドライエッチングによって形成した。
【００２５】次に、図１６に示すように、スパッタによ
って全面にＰＺＴ層２４を０．２μｍ堆積し、窒素中あ
るいは酸素中で６５０〜８５０℃、３０分間熱処理し
た。さらにその上に上部電極用薄膜としてＰｔ層２５を
スパッタによって０．２μｍ堆積し、窒素中あるいは酸
素中で６５０〜８５０℃、３０分間熱処理した。
って全面にＰＺＴ層２４を０．２μｍ堆積し、窒素中あ
るいは酸素中で６５０〜８５０℃、３０分間熱処理し
た。さらにその上に上部電極用薄膜としてＰｔ層２５を
スパッタによって０．２μｍ堆積し、窒素中あるいは酸
素中で６５０〜８５０℃、３０分間熱処理した。
【００２６】次いで、図１７に示すように、シリコン酸
化膜上のＰＺＴとその上のＰｔを研磨によって除去し、
溝内にのみ強誘電体層２４Ａと上部電極２５Ａを残し
た。この際、研磨の方法としては二つの方法をとり得
る。第１の方法は、ダイヤモンド粒子を用いた研磨によ
ってシリコン酸化膜上のＰＺＴまで一気に研磨する方法
であり、第２の方法は、溝外のＰｔ層のみをダイヤモン
ド粒子を用いて研磨し、次にシリカ微粒子をアンモニア
溶液中に分散させた研磨剤と発泡ポリウレタン製の研磨
布を用いた化学的機械的研磨法によって研磨する方法で
ある。後者の場合、Ｐｔは殆ど研磨されないので、溝内
のＰｔすなわち上部電極２５Ａが研磨のストッパとな
り、溝内に下部電極２３Ａ、強誘電体層２４Ａおよび上
部電極２５Ａが確実に形成される。
化膜上のＰＺＴとその上のＰｔを研磨によって除去し、
溝内にのみ強誘電体層２４Ａと上部電極２５Ａを残し
た。この際、研磨の方法としては二つの方法をとり得
る。第１の方法は、ダイヤモンド粒子を用いた研磨によ
ってシリコン酸化膜上のＰＺＴまで一気に研磨する方法
であり、第２の方法は、溝外のＰｔ層のみをダイヤモン
ド粒子を用いて研磨し、次にシリカ微粒子をアンモニア
溶液中に分散させた研磨剤と発泡ポリウレタン製の研磨
布を用いた化学的機械的研磨法によって研磨する方法で
ある。後者の場合、Ｐｔは殆ど研磨されないので、溝内
のＰｔすなわち上部電極２５Ａが研磨のストッパとな
り、溝内に下部電極２３Ａ、強誘電体層２４Ａおよび上
部電極２５Ａが確実に形成される。
【００２７】次いで、図１８に示すように絶縁膜３０を
堆積し、図１９に示すように第１層目の配線層２７、２
８、２９を形成し、さらに図２０に示すように、絶縁膜
３３を堆積した後に第２層目の配線層３１を形成して容
量素子を作製した。図１８〜図２０の工程は実施例１の
図１０〜図１２の工程と同じなので説明を省略する。
堆積し、図１９に示すように第１層目の配線層２７、２
８、２９を形成し、さらに図２０に示すように、絶縁膜
３３を堆積した後に第２層目の配線層３１を形成して容
量素子を作製した。図１８〜図２０の工程は実施例１の
図１０〜図１２の工程と同じなので説明を省略する。
【００２８】以上の実施例においては、絶縁膜４として
ＢＰＳＧ膜を用いた例を説明したが、熱ＣＶＤによるＰ
ＳＧ、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）あるいはプラズマＣＶＤによる酸化膜な
ど、堆積による絶縁膜であればいかなる絶縁膜でも用い
ることができる。
ＢＰＳＧ膜を用いた例を説明したが、熱ＣＶＤによるＰ
ＳＧ、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ
Ｇｌａｓｓ）あるいはプラズマＣＶＤによる酸化膜な
ど、堆積による絶縁膜であればいかなる絶縁膜でも用い
ることができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路に集積される容量素子を簡便に能率良く
形成することができ、ドライエッチングでの荷電粒子に
よる強誘電性の劣化のない、信頼性の高い容量素子を形
成できる。
半導体集積回路に集積される容量素子を簡便に能率良く
形成することができ、ドライエッチングでの荷電粒子に
よる強誘電性の劣化のない、信頼性の高い容量素子を形
成できる。
【図面の簡単な説明】
【図１】従来の容量素子形成法を説明する工程図であ
る。
る。
【図２】従来の容量素子形成法を説明する工程図であ
る。
る。
【図３】従来の容量素子形成法を説明する工程図であ
る。
る。
【図４】従来の容量素子形成法を説明する工程図であ
る。
る。
【図５】本発明の容量素子形成法の第１の実施例を説明
する工程図である。
する工程図である。
【図６】本発明の容量素子形成法の第１の実施例を説明
する工程図である。
する工程図である。
【図７】本発明の容量素子形成法の第１の実施例を説明
する工程図である。
する工程図である。
【図８】本発明の容量素子形成法の第１の実施例を説明
する工程図である。
する工程図である。
【図９】本発明の容量素子形成法の第１の実施例を説明
する工程図である。
する工程図である。
【図１０】本発明の容量素子形成法の第１の実施例を説
明する工程図である。
明する工程図である。
【図１１】本発明の容量素子形成法の第１の実施例を説
明する工程図である。
明する工程図である。
【図１２】本発明の容量素子形成法の第１の実施例を説
明する工程図である。
明する工程図である。
【図１３】本発明の容量素子形成法の第２の実施例を説
明する工程図である。
明する工程図である。
【図１４】本発明の容量素子形成法の第２の実施例を説
明する工程図である。
明する工程図である。
【図１５】本発明の容量素子形成法の第２の実施例を説
明する工程図である。
明する工程図である。
【図１６】本発明の容量素子形成法の第２の実施例を説
明する工程図である。
明する工程図である。
【図１７】本発明の容量素子形成法の第２の実施例を説
明する工程図である。
明する工程図である。
【図１８】本発明の容量素子形成法の第２の実施例を説
明する工程図である。
明する工程図である。
【図１９】本発明の容量素子形成法の第２の実施例を説
明する工程図である。
明する工程図である。
【図２０】本発明の容量素子形成法の第２の実施例を説
明する工程図である。
明する工程図である。
１ 半導体基板 ２ ゲート ３ ゲート酸化膜 ４ 絶縁膜（ＢＰＳＧ層） ５ 下部電極層 ６ 強誘電体層 ７ 上部電極層 ８ フィールド酸化膜 ９ 絶縁膜 １０、１１、１２、１４ 金属配線層 １３ 絶縁層 ２１ 下部電極パターンに相当する溝 ２２ 上部電極パターンに相当する溝 ２３ 下部電極用薄膜 ２３Ａ 下部電極 ２４ 強誘電体薄膜 ２４Ａ 強誘電体薄膜 ２５ 上部電極用薄膜 ２５Ａ 上部電極 ２７、２８、２９、３１ 配線層 ２６、３０、３３ 絶縁膜 ３２ 上部電極パターンに相当する溝
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】 基板上の絶縁膜の表面に所定のパターン
の溝を形成する工程、 前記溝が形成された絶縁膜上に下部電極用薄膜と強誘電
体薄膜と上部電極用薄膜を順次形成する工程、および前
記上部電極用薄膜、強誘電体薄膜および下部電極用薄膜
の前記溝の内部以外の部分を除去して、前記溝の内部に
上部電極、強誘電体薄膜および下部電極からなる容量素
子構造を形成する工程、を有することを特徴とする強誘
電体容量素子の形成方法。 - 【請求項２】 前記所定のパターンの溝のうち、上部電
極および強誘電体薄膜が形成される領域の溝の側壁をテ
ーパー状に形成することを特徴とする請求項１に記載の
強誘電体容量素子の形成方法。 - 【請求項３】 基板上の第１の絶縁膜の表面に下部電極
パターンに相当する第１の溝を形成する工程、 前記第１の溝が形成された第１の絶縁膜に下部電極用薄
膜を形成する工程、 前記下部電極用薄膜の前記第１の溝の外部の部分を除去
して、前記第１の溝の内部に下部電極を形成する工程、 前記第１の絶縁膜および前記下部電極上に第２の絶縁膜
を形成する工程、 前記第２の絶縁膜の前記下部電極上の位置に強誘電体薄
膜および上部電極パターンに相当する第２の溝を形成す
る工程、 前記第２の溝が形成された第２の絶縁膜上に強誘電体薄
膜および上部電極用薄膜を形成する工程、および前記上
部電極用薄膜および前記強誘電体薄膜の前記第２の溝の
内部以外の部分を除去して、前記下部電極上に容量素子
の強誘電体薄膜および上部電極を形成する工程、を有す
ることを特徴とする容量素子の形成方法。 - 【請求項４】 前記基板上の絶縁膜の表面を化学的機械
的研磨法により研磨して平坦化することを特徴とする請
求項１または３に記載の容量素子の形成方法。 - 【請求項５】 前記上部電極用薄膜、強誘電体薄膜、お
よび下部電極用薄膜の除去をダイヤモンド微粒子を用い
た研磨によって行うことを特徴とする請求項１または３
に記載の容量素子の形成方法。 - 【請求項６】 前記上部電極用薄膜として前記強誘電体
薄膜より化学的機械的研磨速度が低い材料を用い、前記
上部電極用薄膜および強誘電体薄膜の除去を化学的機械
的研磨法によって行って容量素子の前記上部電極を化学
的機械的研磨のストッパー層とすることを特徴とする請
求項１または３に記載の容量素子の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10055086A JPH11251549A (ja) | 1998-03-06 | 1998-03-06 | 強誘電体容量素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10055086A JPH11251549A (ja) | 1998-03-06 | 1998-03-06 | 強誘電体容量素子の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251549A true JPH11251549A (ja) | 1999-09-17 |
Family
ID=12988923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10055086A Withdrawn JPH11251549A (ja) | 1998-03-06 | 1998-03-06 | 強誘電体容量素子の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251549A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1006590A1 (en) * | 1998-12-01 | 2000-06-07 | Rohm Co., Ltd. | Ferroelectric memory and method for manufacturing same |
-
1998
- 1998-03-06 JP JP10055086A patent/JPH11251549A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1006590A1 (en) * | 1998-12-01 | 2000-06-07 | Rohm Co., Ltd. | Ferroelectric memory and method for manufacturing same |
| US6656747B2 (en) | 1998-12-01 | 2003-12-02 | Rohm Co., Ltd. | Ferroelectric memory and method for manufacturing same |
| US6900486B1 (en) | 1998-12-01 | 2005-05-31 | Rohm Co., Ltd. | Ferroelectric memory and method for manufacturing same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6025223A (en) | Methods of forming high dielectric capacitors | |
| JPH09289296A (ja) | 強誘電体キャパシタ及びその製造方法 | |
| US20020185683A1 (en) | Semiconductor storage device and method of producing same | |
| JP2003234410A (ja) | キャパシタ及びその製造方法並びに半導体装置 | |
| US20020076936A1 (en) | Method of fabricating semiconductor integrated circuit device and the semiconductor integrated circuit device | |
| WO2005067051A1 (ja) | 半導体装置、半導体装置の製造方法 | |
| US6136659A (en) | Production process for a capacitor electrode formed of a platinum metal | |
| WO1997035341A1 (fr) | Dispositif de stockage a semi-conducteur et sa production | |
| JP2002522903A (ja) | メモリセルの製造方法 | |
| JPH10340871A (ja) | 研磨方法及び半導体装置の製造方法 | |
| JPH09162369A (ja) | 半導体メモリ素子の製造方法 | |
| JP2886524B2 (ja) | 半導体素子のコンデンサの製造方法 | |
| JP2000196031A (ja) | キャパシタ及びその製造方法 | |
| JP2001036024A (ja) | 容量及びその製造方法 | |
| US6204184B1 (en) | Method of manufacturing semiconductor devices | |
| US6277760B1 (en) | Method for fabricating ferroelectric capacitor | |
| JPH11251549A (ja) | 強誘電体容量素子の形成方法 | |
| JP2003224207A (ja) | 半導体装置およびその製造方法 | |
| JP2003533021A (ja) | キャパシタ構造の製造方法 | |
| JP2002252337A (ja) | 複合構造の記憶ノードおよびその製作方法 | |
| US5981351A (en) | Method of forming capacitor of a semiconductor device and a semiconductor capacitor formed thereby | |
| JP2001036029A (ja) | メモリセルに使用する半導体デバイス及びその製造方法。 | |
| JPH11150245A (ja) | 半導体装置の製造方法 | |
| JPH09135007A (ja) | 半導体装置及びその製造方法 | |
| JPH11214626A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |