JP2002252337A - 複合構造の記憶ノードおよびその製作方法 - Google Patents
複合構造の記憶ノードおよびその製作方法Info
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 ペロブスカイト構造とルテニウム導電層を含
む記憶ノードおよびその製作方法を提供する。 【解決手段】 半導体基板の導電性プラグ上に形成され
たキャパシタが、導電性プラグを覆うRu導電層およびRu
導電層を覆いペロブスカイト構造の導電酸化層を有する
複合記憶ノードと、複合記憶ノードを覆うキャパシタ誘
電層と、キャパシタ誘電層を覆う電極層とを含む。
む記憶ノードおよびその製作方法を提供する。 【解決手段】 半導体基板の導電性プラグ上に形成され
たキャパシタが、導電性プラグを覆うRu導電層およびRu
導電層を覆いペロブスカイト構造の導電酸化層を有する
複合記憶ノードと、複合記憶ノードを覆うキャパシタ誘
電層と、キャパシタ誘電層を覆う電極層とを含む。
Description
【０００１】
【発明の属する技術分野】この発明は、複合構造の記憶
ノードおよびその製作方法に関し、特にペロブスカイト
構造とルテニウム（Ru）導電層を含む記憶ノードおよび
その製作方法に関する。
ノードおよびその製作方法に関し、特にペロブスカイト
構造とルテニウム（Ru）導電層を含む記憶ノードおよび
その製作方法に関する。
【０００２】
【従来の技術】従来、半導体デバイスの集積性と性能を
改善するために、ペロブスカイト構造を有する材料でキ
ャパシタを形成することが試みられてきた。チタン酸ジ
ルコニウム鉛（lead zirconate titanate :PZT）、タン
タル酸ビスマスストロンチウム（strontium bismuth ta
ntalite :SBT）などのペロブスカイト構造を有する強誘
電体膜を使用して、不揮発性ＲＡＭのキャパシタ・スト
レージを形成した。BST（BaSrTiO3）あるいはSTO（SrTi
O3）などの、ペロブスカイト構造と高誘電率（high-k）
を有する誘電膜を使用して、超高集積DRAMの高誘電キャ
パシタ誘電膜を形成する。記憶ノードの材料を、白金
（Platinum）、ルテニウム（Ruthenium）、イリジウム
（Iridium）などの金属材料、あるいはSrRuO3、BaRu
O3、(Ba,Sr)RuO3、RuO2、IrO2などのペロブスカイト構
造を有する導電性酸化物から選択する。
改善するために、ペロブスカイト構造を有する材料でキ
ャパシタを形成することが試みられてきた。チタン酸ジ
ルコニウム鉛（lead zirconate titanate :PZT）、タン
タル酸ビスマスストロンチウム（strontium bismuth ta
ntalite :SBT）などのペロブスカイト構造を有する強誘
電体膜を使用して、不揮発性ＲＡＭのキャパシタ・スト
レージを形成した。BST（BaSrTiO3）あるいはSTO（SrTi
O3）などの、ペロブスカイト構造と高誘電率（high-k）
を有する誘電膜を使用して、超高集積DRAMの高誘電キャ
パシタ誘電膜を形成する。記憶ノードの材料を、白金
（Platinum）、ルテニウム（Ruthenium）、イリジウム
（Iridium）などの金属材料、あるいはSrRuO3、BaRu
O3、(Ba,Sr)RuO3、RuO2、IrO2などのペロブスカイト構
造を有する導電性酸化物から選択する。
【０００３】ペロブスカイト構造を有する導電性酸化物
を使用して記憶ノードを形成するには次の利点がある。
第1に、導電性酸化物と高誘電率の誘電膜が同じペロブ
スカイト構造と整合された格子定数を有するため、高誘
電率の誘電膜の核形成における活性化エネルギーを低下
させて、高誘電率誘電膜の堆積中の工程温度を下げる。
そして局所へテロエピタキシャル成長を形成して、高誘
電率の誘電膜の結晶化特性を増大させる。第２に、整合
された格子定数が導電性酸化物と高誘電率の誘電膜間の
界面ストレスを低下させるため、界面ストレスにより発
生する欠陥を防止することができる。第３に、ペロブス
カイト構造を有する導電性酸化物を空孔シンクにして、
効果的に界面上の酸素空孔の集中を低下させて、キャパ
シタ誘電膜の漏電も抑える。第４に、公開文献で開示さ
れているように、導電性酸化物を使用してキャパシタ・
ストレージおよび記憶ノードを形成するため、キャパシ
タの誘電定数、漏電、および信頼性の問題を効果的に解
決することができる。
を使用して記憶ノードを形成するには次の利点がある。
第1に、導電性酸化物と高誘電率の誘電膜が同じペロブ
スカイト構造と整合された格子定数を有するため、高誘
電率の誘電膜の核形成における活性化エネルギーを低下
させて、高誘電率誘電膜の堆積中の工程温度を下げる。
そして局所へテロエピタキシャル成長を形成して、高誘
電率の誘電膜の結晶化特性を増大させる。第２に、整合
された格子定数が導電性酸化物と高誘電率の誘電膜間の
界面ストレスを低下させるため、界面ストレスにより発
生する欠陥を防止することができる。第３に、ペロブス
カイト構造を有する導電性酸化物を空孔シンクにして、
効果的に界面上の酸素空孔の集中を低下させて、キャパ
シタ誘電膜の漏電も抑える。第４に、公開文献で開示さ
れているように、導電性酸化物を使用してキャパシタ・
ストレージおよび記憶ノードを形成するため、キャパシ
タの誘電定数、漏電、および信頼性の問題を効果的に解
決することができる。
【０００４】ペロブスカイト構造を有する導電性酸化物
に関しては、SrRuO3が好適な平坦度と熱安定性を達成す
るため、SrRuO3を使用して記憶ノードを形成して好適な
容量特性を得る。しかしながら、SrRuO3が高温（500〜6
00℃）の酸化性雰囲気中で形成されなければならない酸
化物のため、酸化効果がSrRuO3と接触するプラグ上に現
れて接触抵抗を増加させる。そして、この問題を解決す
るためにプラグとSrRuO3の間にバリア層を形成すること
が試みられてきた。1999年のＩＥＤＭ文献において、K.
Hieda（Toshiba）はプラグとSrRuO3間のTiAlNのバリア
層を開示した。図１において、ビット線１０上でペロブ
スカイト構造を有するキャパシタが、ペロブスカイト構
造を有する導電性酸化物の記憶ノード１２と、高誘電キ
ャパシタ誘電膜１４と、強誘電体膜のキャパシタ・スト
レージ１６とを含む。ポリシリコンプラグ１８が記憶ノ
ード１２の下に設けられて、ポリシリコンプラグ１８の
下部が２個のゲート電極８間のソース・ドレイン領域６
と電気的に接続する。そしてTiAlNバリア層１９が記憶
ノード１２とポリシリコンプラグ１８の間に埋め込まれ
る。しかしながらTiAlNバリア層１９を堆積する時、TiA
lNは酸化性雰囲気中で熱安定性が悪いため、厚さが約数
百オングストロームの酸化層を６００℃で形成する。そ
の酸化層はTiAlNバリア層１９と記憶ノード１２の接触
抵抗を増大させる可能性があり、またTiAlNバリア層１
９を埋め込む工程はとても複雑なため生産コストが高く
なっていた。
に関しては、SrRuO3が好適な平坦度と熱安定性を達成す
るため、SrRuO3を使用して記憶ノードを形成して好適な
容量特性を得る。しかしながら、SrRuO3が高温（500〜6
00℃）の酸化性雰囲気中で形成されなければならない酸
化物のため、酸化効果がSrRuO3と接触するプラグ上に現
れて接触抵抗を増加させる。そして、この問題を解決す
るためにプラグとSrRuO3の間にバリア層を形成すること
が試みられてきた。1999年のＩＥＤＭ文献において、K.
Hieda（Toshiba）はプラグとSrRuO3間のTiAlNのバリア
層を開示した。図１において、ビット線１０上でペロブ
スカイト構造を有するキャパシタが、ペロブスカイト構
造を有する導電性酸化物の記憶ノード１２と、高誘電キ
ャパシタ誘電膜１４と、強誘電体膜のキャパシタ・スト
レージ１６とを含む。ポリシリコンプラグ１８が記憶ノ
ード１２の下に設けられて、ポリシリコンプラグ１８の
下部が２個のゲート電極８間のソース・ドレイン領域６
と電気的に接続する。そしてTiAlNバリア層１９が記憶
ノード１２とポリシリコンプラグ１８の間に埋め込まれ
る。しかしながらTiAlNバリア層１９を堆積する時、TiA
lNは酸化性雰囲気中で熱安定性が悪いため、厚さが約数
百オングストロームの酸化層を６００℃で形成する。そ
の酸化層はTiAlNバリア層１９と記憶ノード１２の接触
抵抗を増大させる可能性があり、またTiAlNバリア層１
９を埋め込む工程はとても複雑なため生産コストが高く
なっていた。
【０００５】その他の公開文献では、Kuo-Shung LiuがS
rRuO3の底部にRu導電層を形成して、PLZT(lead lanthan
um zirconate titanate)/SrRuO3/Ru/substrate構造の構
築を開示した。しかしながらRu導電層を使用してPLZTと
SrRuO3間の拡散を抑制して、PLZTの残留分極（Pr）特性
を改善したが、拡散の原因については説明されていなか
った。1999年のＩＥＣＳ文献において、Eun-Sunk Choi
が800℃の熱安定性を維持するRuO2/Ru/polysiliconの構
造を開示した。そしてRuO2/Ru構造はバリア層に使用す
るのに適合すると考えられた。
rRuO3の底部にRu導電層を形成して、PLZT(lead lanthan
um zirconate titanate)/SrRuO3/Ru/substrate構造の構
築を開示した。しかしながらRu導電層を使用してPLZTと
SrRuO3間の拡散を抑制して、PLZTの残留分極（Pr）特性
を改善したが、拡散の原因については説明されていなか
った。1999年のＩＥＣＳ文献において、Eun-Sunk Choi
が800℃の熱安定性を維持するRuO2/Ru/polysiliconの構
造を開示した。そしてRuO2/Ru構造はバリア層に使用す
るのに適合すると考えられた。
【０００６】
【発明が解決しようとする課題】従って、この発明の第
１の目的は、導電性酸化物をRu導電層上に製作した複合
記憶ノードを提供することである。
１の目的は、導電性酸化物をRu導電層上に製作した複合
記憶ノードを提供することである。
【０００７】この発明の第２の目的は、凹陥式の複合記
憶ノードを提供することである。
憶ノードを提供することである。
【０００８】この発明の第３の目的は、柱脚式の複合記
憶ノードを提供することである。
憶ノードを提供することである。
【０００９】この発明の第４の目的は、RuO2/Ru構造を
導電性プラグ上に提供することである。
導電性プラグ上に提供することである。
【００１０】
【課題を解決するための手段】上記課題を解決し、所望
の目的を達成するために、この発明の複合記憶ノードが
SrRuO3、BaRuO3および(Ba,Sr)RuO3などの導電性酸化物
と、Ru導電層とを積層して、バリア層に提供されるRuO3
/Ru構造が、導電性酸化物の堆積中に形成される。この
発明はまた、複合記憶ノードの製作方法を提供する。
の目的を達成するために、この発明の複合記憶ノードが
SrRuO3、BaRuO3および(Ba,Sr)RuO3などの導電性酸化物
と、Ru導電層とを積層して、バリア層に提供されるRuO3
/Ru構造が、導電性酸化物の堆積中に形成される。この
発明はまた、複合記憶ノードの製作方法を提供する。
【００１１】この発明はキャパシタを半導体基板の導電
性プラグ上に提供する。導電性プラグ上で複合記憶ノー
ドが、導電性プラグを覆うRu導電層と、Ru導電層を覆っ
てペロブスカイト構造を有する導電酸化層とを含む。キ
ャパシタ誘電層が複合記憶ノードを覆い、電極層がキャ
パシタ誘電層を覆う。
性プラグ上に提供する。導電性プラグ上で複合記憶ノー
ドが、導電性プラグを覆うRu導電層と、Ru導電層を覆っ
てペロブスカイト構造を有する導電酸化層とを含む。キ
ャパシタ誘電層が複合記憶ノードを覆い、電極層がキャ
パシタ誘電層を覆う。
【００１２】この発明はキャパシタを、第１絶縁層と第
１絶縁層に埋め込まれた導電性プラグを有する半導体基
板上に製作する方法を提供する。第２絶縁層と第３絶縁
層が半導体基板の露出表面上へ順番に形成される。そし
て、第３絶縁層と第２絶縁層をパターニングしてトレン
チを形成し、導電性プラグを露出する。続いて、Ru導電
層およびペロブスカイト構造の導電酸化層を半導体基板
の露出表面上へ順番に形成する。トレンチ外側に位置す
るRu導電層および導電酸化層を除去して、Ru導電層の残
りの部分とトレンチ中の導電酸化層を凹陥式複合記憶ノ
ードにする。続いて、キャパシタ誘電層と電極層とを複
合記憶ノード上に形成する。
１絶縁層に埋め込まれた導電性プラグを有する半導体基
板上に製作する方法を提供する。第２絶縁層と第３絶縁
層が半導体基板の露出表面上へ順番に形成される。そし
て、第３絶縁層と第２絶縁層をパターニングしてトレン
チを形成し、導電性プラグを露出する。続いて、Ru導電
層およびペロブスカイト構造の導電酸化層を半導体基板
の露出表面上へ順番に形成する。トレンチ外側に位置す
るRu導電層および導電酸化層を除去して、Ru導電層の残
りの部分とトレンチ中の導電酸化層を凹陥式複合記憶ノ
ードにする。続いて、キャパシタ誘電層と電極層とを複
合記憶ノード上に形成する。
【００１３】この発明は、キャパシタを、第１絶縁層と
第１絶縁層に埋め込まれた導電性プラグを有する半導体
基板上に製作するもう一つの方法を提供する。トレンチ
を有する第２絶縁層を半導体基板上へ形成して、導電性
プラグを露出する。そしてRu導電性柱脚を導電性プラグ
の露出表面上に形成する。続いて、ペロブスカイト構造
の導電酸化層をRu導電性柱脚の表面上に形成して、Ru導
電性柱脚および導電酸化層を柱脚式の複合記憶ノードと
する。そして、キャパシタ誘電層および電極層を複合記
憶ノード上に形成する。
第１絶縁層に埋め込まれた導電性プラグを有する半導体
基板上に製作するもう一つの方法を提供する。トレンチ
を有する第２絶縁層を半導体基板上へ形成して、導電性
プラグを露出する。そしてRu導電性柱脚を導電性プラグ
の露出表面上に形成する。続いて、ペロブスカイト構造
の導電酸化層をRu導電性柱脚の表面上に形成して、Ru導
電性柱脚および導電酸化層を柱脚式の複合記憶ノードと
する。そして、キャパシタ誘電層および電極層を複合記
憶ノード上に形成する。
【００１４】
【発明の実施の形態】以下、この発明にかかる好適な実
施形態を図面に基づいて説明する。 SrRuO3の結晶化の
証拠が示すように、SrRuO3膜をSiO2/Si、Pt/SiO2/Si、R
u/SiO2/Si、RuO2/SiO2/Siなどの材料でつくられた基板
上に形成して、図２に示すように、SrRuO3の結晶化の最
も優れているのがRu導電層上で、次がRuO2層上であり、
Pt導電層およびSiO2層上には非結晶が形成される。その
ため、Ru導電層およびRuO2層がSrRuO3膜の結晶化を増加
すると考えられた。そしてSrRuO3膜をRu導電層上に堆積
する工程温度を下げて、SrRuO3膜の堆積中において、80
0℃の熱安定性を有するRuO2/Ru構造が形成される。
施形態を図面に基づいて説明する。 SrRuO3の結晶化の
証拠が示すように、SrRuO3膜をSiO2/Si、Pt/SiO2/Si、R
u/SiO2/Si、RuO2/SiO2/Siなどの材料でつくられた基板
上に形成して、図２に示すように、SrRuO3の結晶化の最
も優れているのがRu導電層上で、次がRuO2層上であり、
Pt導電層およびSiO2層上には非結晶が形成される。その
ため、Ru導電層およびRuO2層がSrRuO3膜の結晶化を増加
すると考えられた。そしてSrRuO3膜をRu導電層上に堆積
する工程温度を下げて、SrRuO3膜の堆積中において、80
0℃の熱安定性を有するRuO2/Ru構造が形成される。
【００１５】そのため、この発明の複合記憶ノードの製
作においてSrRuO3、BaRuO3、(Ba,Sr)RuO3などの導電性
酸化物をRu導電層上に形成する。Ru導電層を使用する目
的は、導電性酸化膜の結晶化を改善することと、結果と
して形成されるキャパシタ誘電膜の誘電特性を改善する
ことである。もう一つの目的は導電性酸化物を堆積する
工程温度を下げることである。またバリア層を堆積する
代わりに、RuO2/Ru構造を導電性酸化物の堆積中で形成
してバリア層として提供するため、工程コストを下げる
ことができる。
作においてSrRuO3、BaRuO3、(Ba,Sr)RuO3などの導電性
酸化物をRu導電層上に形成する。Ru導電層を使用する目
的は、導電性酸化膜の結晶化を改善することと、結果と
して形成されるキャパシタ誘電膜の誘電特性を改善する
ことである。もう一つの目的は導電性酸化物を堆積する
工程温度を下げることである。またバリア層を堆積する
代わりに、RuO2/Ru構造を導電性酸化物の堆積中で形成
してバリア層として提供するため、工程コストを下げる
ことができる。
【００１６】 RuO2/Ru構造において、凹陥式と柱脚式
の２種類の複合記憶ノードが、半導体基板のプラグ上に
提供される。図３において、半導体基板２０はゲート電
極、ソース・ドレイン領域、ビット線などの完成した構
造を有する。複数のポリシリコンプラグ２４を製作する
には、半導体基板２０上に第１絶縁層２２を堆積する
が、それは厚さ約200〜1,000ｎｍのSiO2により構成され
る。次にフォトリソグラフィおよびエッチングにより、
直径が約0.05〜0.15μｍの複数の接触窓を第１絶縁層２
２上にパターニングする。続いてポリシリコン層を堆積
して接触窓を充填し、化学機械的研磨（ＣＭＰ）あるい
は反応性イオンエッチング（ＲＩＥ）などのエッチバッ
クの工程により、ポリシリコン層の表面を平坦化する。
そして、ポリシリコン層の残りの一部をポリシリコンプ
ラグ２４にする。
の２種類の複合記憶ノードが、半導体基板のプラグ上に
提供される。図３において、半導体基板２０はゲート電
極、ソース・ドレイン領域、ビット線などの完成した構
造を有する。複数のポリシリコンプラグ２４を製作する
には、半導体基板２０上に第１絶縁層２２を堆積する
が、それは厚さ約200〜1,000ｎｍのSiO2により構成され
る。次にフォトリソグラフィおよびエッチングにより、
直径が約0.05〜0.15μｍの複数の接触窓を第１絶縁層２
２上にパターニングする。続いてポリシリコン層を堆積
して接触窓を充填し、化学機械的研磨（ＣＭＰ）あるい
は反応性イオンエッチング（ＲＩＥ）などのエッチバッ
クの工程により、ポリシリコン層の表面を平坦化する。
そして、ポリシリコン層の残りの一部をポリシリコンプ
ラグ２４にする。
【００１７】 次に、凹陥式複合記憶ノードおよび柱脚
式複合記憶ノードを２０上に形成する方法をそれぞれ述
べる。
式複合記憶ノードを２０上に形成する方法をそれぞれ述
べる。
【００１８】第１実施形態 図４から図８に示すのは、この発明の第１実施形態にか
かる、凹陥式の複合記憶ノードの形成方法を示す断面図
である。図４において、第２絶縁層２６および第３絶縁
層２８を順番に半導体基板２０の露出した表面上に形成
する。そして第２絶縁層２６をエッチングストッパ層に
するが、それは好適には厚さが約10〜100ｎｍの窒化シ
リコンあるいはSiONである。第３絶縁層２８は好適には
厚さが約300〜800ｎｍのシリコン酸化膜である。図５に
示すように、フォトリソグラフィおよびエッチングによ
り、第３絶縁層２８および第２絶縁層２６をパターニン
グして複数のトレンチ３０を形成し、ポリシリコンプラ
グ２４をそれぞれ露出する。トレンチ３０の直径が約0.
1〜0.18μｍあるいは0.2〜0.45μｍで、トレンチ３０の
側壁の傾斜角度が約80〜90度である。
かる、凹陥式の複合記憶ノードの形成方法を示す断面図
である。図４において、第２絶縁層２６および第３絶縁
層２８を順番に半導体基板２０の露出した表面上に形成
する。そして第２絶縁層２６をエッチングストッパ層に
するが、それは好適には厚さが約10〜100ｎｍの窒化シ
リコンあるいはSiONである。第３絶縁層２８は好適には
厚さが約300〜800ｎｍのシリコン酸化膜である。図５に
示すように、フォトリソグラフィおよびエッチングによ
り、第３絶縁層２８および第２絶縁層２６をパターニン
グして複数のトレンチ３０を形成し、ポリシリコンプラ
グ２４をそれぞれ露出する。トレンチ３０の直径が約0.
1〜0.18μｍあるいは0.2〜0.45μｍで、トレンチ３０の
側壁の傾斜角度が約80〜90度である。
【００１９】図６に示すように、厚さが約10〜15ｎｍの
Ｒｕ導電層３２を半導体基板２０の表面全体へ均一に堆
積して、トレンチ３０の側壁と底部を覆う。そして厚さ
が10〜50ｎｍでペロブスカイト構造を有する導電酸化層
３４をＲｕ導電層３２上に均一に堆積する。続いて化学
機械的研磨あるいは反応性イオンエッチングなどの平坦
化技術を用いて、トレンチ３０外側の導電酸化層３４お
よびＲｕ導電層３２を取り除く。そのため各トレンチ３
０の導電酸化層３４およびＲｕ導電層３２の残った部分
を独立した複合記憶ノードとして提供することができ
る。好適には、導電酸化層３４はSrRuO3、BaRuO3 ある
いは(Ba,Sr)RuO3である。例えば、SrRuO3を使用して導
電酸化層３４を形成する時、側壁上に形成されたSrRuO3
/Ru構造およびトレンチ３０の底部を凹陥式の複合記録
ノードとして提供し、導電酸化層３４の堆積中において
RuO2/Ru構造をバリア層にする。
Ｒｕ導電層３２を半導体基板２０の表面全体へ均一に堆
積して、トレンチ３０の側壁と底部を覆う。そして厚さ
が10〜50ｎｍでペロブスカイト構造を有する導電酸化層
３４をＲｕ導電層３２上に均一に堆積する。続いて化学
機械的研磨あるいは反応性イオンエッチングなどの平坦
化技術を用いて、トレンチ３０外側の導電酸化層３４お
よびＲｕ導電層３２を取り除く。そのため各トレンチ３
０の導電酸化層３４およびＲｕ導電層３２の残った部分
を独立した複合記憶ノードとして提供することができ
る。好適には、導電酸化層３４はSrRuO3、BaRuO3 ある
いは(Ba,Sr)RuO3である。例えば、SrRuO3を使用して導
電酸化層３４を形成する時、側壁上に形成されたSrRuO3
/Ru構造およびトレンチ３０の底部を凹陥式の複合記録
ノードとして提供し、導電酸化層３４の堆積中において
RuO2/Ru構造をバリア層にする。
【００２０】図７において、約10〜50ｎｍのキャパシタ
誘電層３６を半導体基板２０の露出表面上へ均一に堆積
する。キャパシタ誘電層３６はPZTかSBTの強誘電体膜、
あるいはBSTかSrTiO3の高誘電率の誘電体膜でもよい。
図８において、電極層３８をキャパシタ・ストレージと
してキャパシタ誘電層３６上に堆積してトレンチ３０を
充填する。厚さが約20〜100ｎｍの電極層３８はSrRu
O3、BaRuO3、あるいは(Ba,Sr)RuO3によりつくられる。
誘電層３６を半導体基板２０の露出表面上へ均一に堆積
する。キャパシタ誘電層３６はPZTかSBTの強誘電体膜、
あるいはBSTかSrTiO3の高誘電率の誘電体膜でもよい。
図８において、電極層３８をキャパシタ・ストレージと
してキャパシタ誘電層３６上に堆積してトレンチ３０を
充填する。厚さが約20〜100ｎｍの電極層３８はSrRu
O3、BaRuO3、あるいは(Ba,Sr)RuO3によりつくられる。
【００２１】第２実施形態 図９から図１３において、この発明の第２実施形態にか
かる、柱脚式複合記憶ノードの形成方法を示す。図９に
おいて、厚さ約10〜100ｎｍの窒化シリコンあるいはSiO
Nにより形成された第２絶縁層２６が、半導体基板２０
の露出した表面上に堆積される。続いて、フォトリソグ
ラフィおよびエッチングにより第２絶縁層２６をパター
ニングして、複数のシャロウトレンチ３０’を形成し
て、それぞれがポリシリコンプラグ２４を露出する。続
いて図１０において、厚さ約300〜800ｎｍのＲｕ導電層
３２を半導体基板２０の表面全体に堆積してシャロウト
レンチ３０’を充填する。フォトリソグラフィおよびエ
ッチングを再びおこなうことにより、Ｒｕ導電層３２を
パターニングして複数のＲｕ導電層３２をポリシリコン
プラグ２４上にそれぞれ形成する。
かる、柱脚式複合記憶ノードの形成方法を示す。図９に
おいて、厚さ約10〜100ｎｍの窒化シリコンあるいはSiO
Nにより形成された第２絶縁層２６が、半導体基板２０
の露出した表面上に堆積される。続いて、フォトリソグ
ラフィおよびエッチングにより第２絶縁層２６をパター
ニングして、複数のシャロウトレンチ３０’を形成し
て、それぞれがポリシリコンプラグ２４を露出する。続
いて図１０において、厚さ約300〜800ｎｍのＲｕ導電層
３２を半導体基板２０の表面全体に堆積してシャロウト
レンチ３０’を充填する。フォトリソグラフィおよびエ
ッチングを再びおこなうことにより、Ｒｕ導電層３２を
パターニングして複数のＲｕ導電層３２をポリシリコン
プラグ２４上にそれぞれ形成する。
【００２２】図１１において、厚さ10〜50ｎｍのペロブ
スカイト構造を有する導電酸化層３４を半導体基板２０
の露出表面上へ均一に堆積する。そして、第２絶縁層２
６上に位置する導電酸化層３４を除去して、各Ｒｕ導電
柱脚とＲｕ導電柱脚を覆う導電酸化層３４の残った部分
とを独立した複合記憶ノードとする。導電酸化層３４は
SrRuO3、BaRuO3、あるいは(Ba,Sr)RuO3である。例え
ば、SrRuO3を使用して導電酸化層３４を形成する時、Sr
RuO3/Ru構造を柱脚式複合記憶ノードとして、導電酸化
層３４を堆積する時に形成されるRuO2/Ru構造をバリア
層にする。次に図１２において、厚さ約10〜50ｎｍのキ
ャパシタ誘電層３６を半導体基板２０の露出表面上へ均
一に堆積する。キャパシタ誘電層３６はPZTかSBTの強誘
電体膜あるいはBSTかSrTiO3の高誘電率の誘電膜であ
る。図１３において、電極層３８をキャパシタ誘電層３
６上に堆積してトレンチ３０を充填するキャパシタ・ス
トレージとする。厚さが20〜100ｎｍの電極層３８はSrR
uO3、BaRuO3、あるいは(Ba,Sr)RuO3である。
スカイト構造を有する導電酸化層３４を半導体基板２０
の露出表面上へ均一に堆積する。そして、第２絶縁層２
６上に位置する導電酸化層３４を除去して、各Ｒｕ導電
柱脚とＲｕ導電柱脚を覆う導電酸化層３４の残った部分
とを独立した複合記憶ノードとする。導電酸化層３４は
SrRuO3、BaRuO3、あるいは(Ba,Sr)RuO3である。例え
ば、SrRuO3を使用して導電酸化層３４を形成する時、Sr
RuO3/Ru構造を柱脚式複合記憶ノードとして、導電酸化
層３４を堆積する時に形成されるRuO2/Ru構造をバリア
層にする。次に図１２において、厚さ約10〜50ｎｍのキ
ャパシタ誘電層３６を半導体基板２０の露出表面上へ均
一に堆積する。キャパシタ誘電層３６はPZTかSBTの強誘
電体膜あるいはBSTかSrTiO3の高誘電率の誘電膜であ
る。図１３において、電極層３８をキャパシタ誘電層３
６上に堆積してトレンチ３０を充填するキャパシタ・ス
トレージとする。厚さが20〜100ｎｍの電極層３８はSrR
uO3、BaRuO3、あるいは(Ba,Sr)RuO3である。
【００２３】第３実施形態 図１４と図１５に示すように、この発明の第３実施形態
において、複合記憶ノードとポリシリコンプラグ２４間
の酸素拡散効果とポリシリコン拡散効果とを効果的に防
ぐために、さらにバリア層４０を複合記憶ノードとポリ
シリコンプラグ２４間に提供する。バリア層４０はTi
N、TiAlN、TiSiN、あるいはTaSiNである。図１４に示す
ように、バリア層４０を凹陥式複合記憶ノードとポリシ
リコンプラグ２４間に埋め込む。図１５において、バリ
ア層４０を柱脚式複合記憶ノードとポリシリコンプラグ
２４間に埋め込む。
において、複合記憶ノードとポリシリコンプラグ２４間
の酸素拡散効果とポリシリコン拡散効果とを効果的に防
ぐために、さらにバリア層４０を複合記憶ノードとポリ
シリコンプラグ２４間に提供する。バリア層４０はTi
N、TiAlN、TiSiN、あるいはTaSiNである。図１４に示す
ように、バリア層４０を凹陥式複合記憶ノードとポリシ
リコンプラグ２４間に埋め込む。図１５において、バリ
ア層４０を柱脚式複合記憶ノードとポリシリコンプラグ
２４間に埋め込む。
【００２４】第４実施形態 図１６と図１７に示すように、さらに複合記憶ノードと
ポリシリコンプラグ２４間の酸素拡散効果とポリシリコ
ン拡散効果を防止するために、この発明の第４実施形態
において、ポリシリコンプラグ２４の替わりにＲｕ導電
性プラグ４２を提供する。またＲｕ導電性プラグ４２が
Ｒｕ導電層３２に接続されるため、Ｒｕ導電性プラグ４
２はＲｕ導電層３２の足りない厚さを補償することがで
きる。図１６に示すように、Ｒｕ導電性プラグ４２を凹
陥式の複合記憶ノード下に設ける。また図１７に示すよ
うに、Ｒｕ導電性プラグ４２を柱脚式複合記憶ノード下
に設ける。
ポリシリコンプラグ２４間の酸素拡散効果とポリシリコ
ン拡散効果を防止するために、この発明の第４実施形態
において、ポリシリコンプラグ２４の替わりにＲｕ導電
性プラグ４２を提供する。またＲｕ導電性プラグ４２が
Ｒｕ導電層３２に接続されるため、Ｒｕ導電性プラグ４
２はＲｕ導電層３２の足りない厚さを補償することがで
きる。図１６に示すように、Ｒｕ導電性プラグ４２を凹
陥式の複合記憶ノード下に設ける。また図１７に示すよ
うに、Ｒｕ導電性プラグ４２を柱脚式複合記憶ノード下
に設ける。
【００２５】以上のごとく、この発明を好適な実施形態
により開示したが、もとより、この発明を限定するため
のものではなく、同業者であれば容易に理解できるよう
に、この発明の技術思想の範囲において、適当な変更な
らびに修正が当然なされうるものであるから、その特許
権保護の範囲は、特許請求の範囲および、それと均等な
領域を基準として定めなければならない。
により開示したが、もとより、この発明を限定するため
のものではなく、同業者であれば容易に理解できるよう
に、この発明の技術思想の範囲において、適当な変更な
らびに修正が当然なされうるものであるから、その特許
権保護の範囲は、特許請求の範囲および、それと均等な
領域を基準として定めなければならない。
【００２６】
【発明の効果】上記をまとめると、この発明はRu導電層
を使用することにより、導電性酸化膜の結晶化が改善さ
れて、結果として形成されるキャパシタ誘電膜の誘電特
性を改善することができる。また導電性酸化物を堆積す
る工程温度が下がり、バリア層を堆積する代わりに、Ru
O2/Ru構造を導電性酸化物の堆積中で形成し、バリア層
として提供することにより工程コストを下げることもで
きる。従って、産業上の利用価値が高い。
を使用することにより、導電性酸化膜の結晶化が改善さ
れて、結果として形成されるキャパシタ誘電膜の誘電特
性を改善することができる。また導電性酸化物を堆積す
る工程温度が下がり、バリア層を堆積する代わりに、Ru
O2/Ru構造を導電性酸化物の堆積中で形成し、バリア層
として提供することにより工程コストを下げることもで
きる。従って、産業上の利用価値が高い。
【図１】 従来技術にかかる、プラグとSrRuO3間のTiAl
Nのバリア層を示す断面図である。
Nのバリア層を示す断面図である。
【図２】 従来技術にかかる、様々な材料でつくられた
基板上のSrRuO3の結晶化を示す。
基板上のSrRuO3の結晶化を示す。
【図３】 この発明にかかる導電プラグの断面図であ
る。
る。
【図４】この発明の第１実施形態にかかる、凹陥式複合
記憶ノードの形成方法を示す断面図である。
記憶ノードの形成方法を示す断面図である。
【図５】 この発明の第１実施形態にかかる、凹陥式複
合記憶ノードの形成方法を示す断面図である。
合記憶ノードの形成方法を示す断面図である。
【図６】 この発明の第１実施形態にかかる、凹陥式複
合記憶ノードの形成方法を示す断面図である。
合記憶ノードの形成方法を示す断面図である。
【図７】 この発明の第１実施形態にかかる、凹陥式複
合記憶ノードの形成方法を示す断面図である。
合記憶ノードの形成方法を示す断面図である。
【図８】 この発明の第１実施形態にかかる、凹陥式複
合記憶ノードの形成方法を示す断面図である。
合記憶ノードの形成方法を示す断面図である。
【図９】この発明の第２実施形態にかかる、柱脚式複合
記憶ノードの形成方法を示す断面図である。
記憶ノードの形成方法を示す断面図である。
【図１０】 この発明の第２実施形態にかかる、柱脚式
複合記憶ノードの形成方法を示す断面図である。
複合記憶ノードの形成方法を示す断面図である。
【図１１】 この発明の第２実施形態にかかる、柱脚式
複合記憶ノードの形成方法を示す断面図である。
複合記憶ノードの形成方法を示す断面図である。
【図１２】 この発明の第２実施形態にかかる、柱脚式
複合記憶ノードの形成方法を示す断面図である。
複合記憶ノードの形成方法を示す断面図である。
【図１３】 この発明の第２実施形態にかかる、柱脚式
複合記憶ノードの形成方法を示す断面図である。
複合記憶ノードの形成方法を示す断面図である。
【図１４】この発明の第３実施形態にかかる、キャパシ
タの断面図である。
タの断面図である。
【図１５】 この発明の第３実施形態にかかる、キャパ
シタの断面図である。
シタの断面図である。
【図１６】この発明の第４実施形態にかかる、キャパシ
タの断面図である。
タの断面図である。
【図１７】 この発明の第４実施形態にかかる、キャパ
シタの断面図である。
シタの断面図である。
２０半導体基板２２ 第１絶縁層 ２４ ポリシリコンプラグ ２６ 第２絶縁層 ２８ 第３絶縁層 ３０ トレンチ ３０’ シャロウトレンチ ３２ Ｒｕ導電層 ３４ 導電酸化層 ３６ キャパシタ誘電層 ３８ 電極層 ４０ バリア層 ４２ Ｒｕ導電性プラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楊 閔傑 台湾高雄市新興区振華里10鄰民享街131号 (72)発明者 劉 ▲ぶん▼仲 台湾台北県板橋市溪福里12鄰金門街322号 ７樓 (72)発明者 王 重博 台湾台北市文山区萬盛里23鄰興隆路１段55 巷27弄14号４樓 (72)発明者 孫 百玄 台湾高雄市苓雅区林南里19鄰林泉街98巷28 号 Ｆターム(参考） 5F083 AD24 AD56 FR02 GA29 JA05 JA14 JA15 JA17 JA19 JA38 JA40 JA43 JA45 MA05 MA06 MA17
Claims (23)
- 【請求項１】 導電性プラグを覆うRu導電層および前記
Ru導電層を覆いペロブスカイト構造の導電酸化層を有す
る複合記憶ノードと、 前記複合記憶ノードを覆うキャパシタ誘電層と、 前記キャパシタ誘電層を覆う電極層と、を含む半導体基
板の導電性プラグ上のキャパシタ。 - 【請求項２】 前記複合記憶ノードが、凹陥式である請
求項１記載のキャパシタ。 - 【請求項３】 前記複合記憶ノードが、柱脚式である請
求項１記載のキャパシタ。 - 【請求項４】 前記ペロブスカイト構造を有する前記導
電酸化層がSrRuO3、BaRuO3、あるいは(Ba,Sr)RuO3であ
る請求項１記載のキャパシタ。 - 【請求項５】 前記キャパシタ誘電層がPZT、SBT、BS
T、あるいはSrTiO3である請求項１記載のキャパシタ。 - 【請求項６】 前記電極層がSrRuO3、BaRuO3、あるいは
(Ba,Sr)RuO3である請求項１記載のキャパシタ。 - 【請求項７】 前記導電性プラグが、ポリシリコンであ
る請求項１記載のキャパシタ。 - 【請求項８】 さらにバリア層が、前記導電性プラグと
前記複合記憶ノードの間に設けられる請求項７記載のキ
ャパシタ。 - 【請求項９】 前記導電性プラグがルテニウムである請
求項１記載のキャパシタ。 - 【請求項１０】 第１絶縁層および前記第１絶縁層に埋
め込まれた導電性プラグを有する半導体基板を提供する
ステップと、 第２絶縁層と第３絶縁層を前記半導体基板の露出表面上
へ順番に形成するステップと、 前記第３絶縁層と前記第２絶縁層をパターニングしてト
レンチを形成し、前記導電性プラグを露出するステップ
と、 Ru導電層およびペロブスカイト構造の導電酸化層を前記
半導体基板の露出表面上へ順番に形成するステップと、 前記トレンチ外側に位置する前記Ru導電層および前記導
電酸化層を除去して、前記Ru導電層の残りの部分と前記
トレンチ中の前記導電酸化層を凹陥式複合記憶ノードに
するステップと、 キャパシタ誘電層を前記複合記憶ノード上に形成するス
テップと、 電極層を前記キャパシタ誘電層上に形成するステップ
と、を含むキャパシタの製作方法。 - 【請求項１１】 前記導電性プラグが、ポリシリコンで
ある請求項１０記載の方法。 - 【請求項１２】 前記半導体基板が、さらに前記導電性
プラグ上のバリア層を含む請求項１１記載の方法。 - 【請求項１３】 前記導電性プラグが、ルテニウムであ
る請求項１０記載の方法。 - 【請求項１４】 ペロブスカイト構造を有する前記導電
酸化層がSrRuO3、BaRuO3、あるいは(Ba,Sr)RuO3である
請求項１０記載の方法。 - 【請求項１５】 前記キャパシタ誘電層がPZT、SBT、BS
T、あるいはSrTiO3である請求項１０記載の方法。 - 【請求項１６】 前記電極層がSrRuO3、BaRuO3、あるい
は(Ba,Sr)RuO3である請求項１０記載の方法。 - 【請求項１７】 第１絶縁層および前記第１絶縁層に埋
め込まれた導電性プラグを有する半導体基板を提供する
ステップと、 第２絶縁層を前記半導体基板上へ形成して、前記第２絶
縁層が前記導電性プラグを露出するトレンチを有するス
テップと、 Ru導電性柱脚を前記導電性プラグの露出表面上に形成す
るステップと、 ペロブスカイト構造の導電酸化層を前記Ru導電性柱脚の
表面上に形成して、前記Ru導電性柱脚および前記導電酸
化層を柱脚式の複合記憶ノードとするステップと、 キャパシタ誘電層を前記複合記憶ノード上に形成するス
テップと、 電極層を前記キャパシタ誘電層上に形成するステップ
と、を含むキャパシタの製作方法。 - 【請求項１８】 前記導電性プラグが、ポリシリコンで
ある請求項１７記載の方法。 - 【請求項１９】 前記半導体基板が、さらに前記導電性
プラグ上のバリア層を含む請求項１７記載の方法。 - 【請求項２０】 前記導電性プラグがルテニウムである
請求項１７記載の方法。 - 【請求項２１】 前記ペロブスカイト構造を有する前記
導電酸化層がSrRuO3、BaRuO3、あるいは(Ba,Sr)RuO3で
ある請求項１７記載の方法。 - 【請求項２２】 前記キャパシタ誘電層がPZT、SBT、BS
T、あるいはSrTiO3である請求項１７記載の方法。 - 【請求項２３】 前記電極層がSrRuO3、BaRuO3、あるい
は(Ba,Sr)RuO3である請求項１７記載の方法。
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| TW090103387 | 2001-02-15 | ||
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