JP2000223666A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JP2000223666A JP2000223666A JP11019394A JP1939499A JP2000223666A JP 2000223666 A JP2000223666 A JP 2000223666A JP 11019394 A JP11019394 A JP 11019394A JP 1939499 A JP1939499 A JP 1939499A JP 2000223666 A JP2000223666 A JP 2000223666A
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Abstract
(57)【要約】
【課題】 膜の結晶化に伴う結晶粒の成長が比較的不均
一に進み、膜の表面性が劣化し凹凸を生じやすく、強誘
電体膜のリーク電流の増加や絶縁耐圧の低下など強誘電
体特性の悪化の原因となる。 【解決手段】 下部電極７及び強誘電体膜８を形成し、
全面に第２の層間絶縁膜１２を形成し、強誘電体膜８上
の第２の層間絶縁膜１２に開口部を形成し、開口部から
露出した強誘電体膜８の表面をドライエッチングするこ
とにより、平坦化し、開口部を埋設するように全面に上
部電極材料を堆積し、パターニングすることにより、上
部電極１１を形成する。
一に進み、膜の表面性が劣化し凹凸を生じやすく、強誘
電体膜のリーク電流の増加や絶縁耐圧の低下など強誘電
体特性の悪化の原因となる。 【解決手段】 下部電極７及び強誘電体膜８を形成し、
全面に第２の層間絶縁膜１２を形成し、強誘電体膜８上
の第２の層間絶縁膜１２に開口部を形成し、開口部から
露出した強誘電体膜８の表面をドライエッチングするこ
とにより、平坦化し、開口部を埋設するように全面に上
部電極材料を堆積し、パターニングすることにより、上
部電極１１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
製造方法に関し、さらに詳しくは、キャパシタ絶縁膜と
して強誘電体膜を用いた半導体メモリ素子の製造方法に
関するものである。
製造方法に関し、さらに詳しくは、キャパシタ絶縁膜と
して強誘電体膜を用いた半導体メモリ素子の製造方法に
関するものである。
【０００２】
【従来の技術】ランダムアクセス可能なメモリ素子とし
ては、従来からＳＲＡＭやＤＲＡＭが代表的であるが、
これらはいずれも揮発性であるとともに、前者は１メモ
リセル当たり４〜６個のトランジスタ素子を要するため
高集積化の点で限界があり、後者はデータ保持のために
周期的にキャパシタをリフレッシュする必要があるた
め、消費電力が大きくなるという問題点がある。
ては、従来からＳＲＡＭやＤＲＡＭが代表的であるが、
これらはいずれも揮発性であるとともに、前者は１メモ
リセル当たり４〜６個のトランジスタ素子を要するため
高集積化の点で限界があり、後者はデータ保持のために
周期的にキャパシタをリフレッシュする必要があるた
め、消費電力が大きくなるという問題点がある。
【０００３】そこで、最近ランダムアクセス可能でかつ
不揮発性のメモリ素子として、強誘電体をキャパシタの
誘電体膜として用いたいわゆる強誘電体不揮発性半導体
メモリ素子（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ（以
下、「ＦＲＡＭ」という））が注目を集めている。なか
でも、セルの占有面積を縮小化するために、特開平８−
３３５６７３号公報に示されるようなＤＲＡＭと同様の
メモリセル構造が提案されている。
不揮発性のメモリ素子として、強誘電体をキャパシタの
誘電体膜として用いたいわゆる強誘電体不揮発性半導体
メモリ素子（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ（以
下、「ＦＲＡＭ」という））が注目を集めている。なか
でも、セルの占有面積を縮小化するために、特開平８−
３３５６７３号公報に示されるようなＤＲＡＭと同様の
メモリセル構造が提案されている。
【０００４】図５は、上記公報に提案されているスタッ
ク型ＦＲＡＭのメモリセルを示す。このメモリセルで
は、ＭＯＳトランジスタのソース・ドレイン拡散層２４
の一方に接続された下部電極２７、下部電極２７上に形
成されたキャパシタ強誘電体膜２８及び上部電極３１を
有する強誘電体キャパシタとからなり、キャパシタ強誘
電体膜２８上面でキャパシタ強誘電体膜２８と上部電極
３１とが接しており、ＭＯＳトランジスタの他方の拡散
層２４にビット線３３が接続され、ゲート電極２３がワ
ード線に接続され、強誘電体キャパシタの上部電極３１
がドライブ線として構成されている。尚、図５におい
て、２１はシリコン基板、２２はゲート絶縁膜、２５は
第１の層間絶縁膜、２６はコンタクトプラグ、２９はＴ
ｉＯ2から成る拡散防止膜、３０はＳｉＯ2から成る絶縁
性薄膜、３２は第２の層間絶縁膜を示す。
ク型ＦＲＡＭのメモリセルを示す。このメモリセルで
は、ＭＯＳトランジスタのソース・ドレイン拡散層２４
の一方に接続された下部電極２７、下部電極２７上に形
成されたキャパシタ強誘電体膜２８及び上部電極３１を
有する強誘電体キャパシタとからなり、キャパシタ強誘
電体膜２８上面でキャパシタ強誘電体膜２８と上部電極
３１とが接しており、ＭＯＳトランジスタの他方の拡散
層２４にビット線３３が接続され、ゲート電極２３がワ
ード線に接続され、強誘電体キャパシタの上部電極３１
がドライブ線として構成されている。尚、図５におい
て、２１はシリコン基板、２２はゲート絶縁膜、２５は
第１の層間絶縁膜、２６はコンタクトプラグ、２９はＴ
ｉＯ2から成る拡散防止膜、３０はＳｉＯ2から成る絶縁
性薄膜、３２は第２の層間絶縁膜を示す。
【０００５】一方、強誘電体材料としては、ＰｂＺｒx
Ｔｉ1-xＯ3（以下、「ＰＺＴ」という。）や、ＰＺＴに
比べて疲労特性が良く低電圧駆動が可能なＳｒＢｉ2Ｔ
ａ2Ｏ9（以下、「ＳＢＴ」という。）などのＢｉ系層状
超格子材料が提案されている。これら強誘電体の特性を
引き出すためには、６００〜８００℃の高温における酸
化雰囲気での熱処理プロセスが必要となる（特開平１０
−４１７８号公報参照）。
Ｔｉ1-xＯ3（以下、「ＰＺＴ」という。）や、ＰＺＴに
比べて疲労特性が良く低電圧駆動が可能なＳｒＢｉ2Ｔ
ａ2Ｏ9（以下、「ＳＢＴ」という。）などのＢｉ系層状
超格子材料が提案されている。これら強誘電体の特性を
引き出すためには、６００〜８００℃の高温における酸
化雰囲気での熱処理プロセスが必要となる（特開平１０
−４１７８号公報参照）。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ような酸素雰囲気中での熱処理により強誘電体を形成す
る場合、特に熱処理温度が高いＳＢＴなどでは、膜の結
晶化に伴う結晶粒の成長が比較的不均一に進み、膜の表
面性が劣化し凹凸を生じやすい。膜の表面性の劣化は、
強誘電体膜のリーク電流の増加や絶縁耐圧の低下など強
誘電体特性の悪化の原因となる。
ような酸素雰囲気中での熱処理により強誘電体を形成す
る場合、特に熱処理温度が高いＳＢＴなどでは、膜の結
晶化に伴う結晶粒の成長が比較的不均一に進み、膜の表
面性が劣化し凹凸を生じやすい。膜の表面性の劣化は、
強誘電体膜のリーク電流の増加や絶縁耐圧の低下など強
誘電体特性の悪化の原因となる。
【０００７】また、微細キャパシタを形成する際は、表
面が平坦でないため、キャパシタ面積の精度の低下や、
強誘電体膜と上部電極との密着性の低下にもつながる。
強誘電体膜の膜表面性を向上させるためには、特開平１
０−１８９９０９号公報のように、下部Ｐｔ電極を電解
研磨により平坦化する試みなどがなされているが、下部
Ｐｔ電極をいくら平坦化しても、その上で強誘電体層を
結晶化する過程で、強誘電体膜自身の粒成長に伴う凹凸
が発生するのため、十分な解決には至っていない。ま
た、強誘電体膜は、機械的な損傷や応力に対して敏感な
材料であり、特開平１０−４１７８号公報に示された単
なる機械研磨では強誘電体特性の顕著な劣化は免れない
し、且つ、スクラッチ等も生じやすく、半導体プロセス
には適さない。
面が平坦でないため、キャパシタ面積の精度の低下や、
強誘電体膜と上部電極との密着性の低下にもつながる。
強誘電体膜の膜表面性を向上させるためには、特開平１
０−１８９９０９号公報のように、下部Ｐｔ電極を電解
研磨により平坦化する試みなどがなされているが、下部
Ｐｔ電極をいくら平坦化しても、その上で強誘電体層を
結晶化する過程で、強誘電体膜自身の粒成長に伴う凹凸
が発生するのため、十分な解決には至っていない。ま
た、強誘電体膜は、機械的な損傷や応力に対して敏感な
材料であり、特開平１０−４１７８号公報に示された単
なる機械研磨では強誘電体特性の顕著な劣化は免れない
し、且つ、スクラッチ等も生じやすく、半導体プロセス
には適さない。
【０００８】
【課題を解決するための手段】請求項１に記載の半導体
メモリ素子の製造方法は、シリコン基板上にＭＯＳトラ
ンジスタを形成し、該ＭＯＳトランジスタ上に第１の層
間絶縁膜を堆積し、該第１の層間絶縁膜に上記ＭＯＳト
ランジスタのソース・ドレイン拡散層の一方に至るコン
タクトホールを形成し、該コンタクトホール内にコンタ
クトプラグを形成し、該コンタクトプラグを含む上記第
１の層間絶縁膜上に下部電極材料及び強誘電体材料を順
次堆積し、該下部電極材料及び強誘電体材料を、マスク
を用いてパターニングして下部電極及び強誘電体膜を形
成し、全面に第２の層間絶縁膜を形成し、上記強誘電体
膜上の該第２の層間絶縁膜に開口部を形成し、ドライエ
ッチングを行うことにより、該開口部から露出した上記
強誘電体膜の表面を平坦化し、その後、該開口部を埋設
するように全面に上部電極材料を堆積し、パターニング
することにより、上部電極を形成することを特徴とする
ものである。
メモリ素子の製造方法は、シリコン基板上にＭＯＳトラ
ンジスタを形成し、該ＭＯＳトランジスタ上に第１の層
間絶縁膜を堆積し、該第１の層間絶縁膜に上記ＭＯＳト
ランジスタのソース・ドレイン拡散層の一方に至るコン
タクトホールを形成し、該コンタクトホール内にコンタ
クトプラグを形成し、該コンタクトプラグを含む上記第
１の層間絶縁膜上に下部電極材料及び強誘電体材料を順
次堆積し、該下部電極材料及び強誘電体材料を、マスク
を用いてパターニングして下部電極及び強誘電体膜を形
成し、全面に第２の層間絶縁膜を形成し、上記強誘電体
膜上の該第２の層間絶縁膜に開口部を形成し、ドライエ
ッチングを行うことにより、該開口部から露出した上記
強誘電体膜の表面を平坦化し、その後、該開口部を埋設
するように全面に上部電極材料を堆積し、パターニング
することにより、上部電極を形成することを特徴とする
ものである。
【０００９】また、請求項２に記載の半導体メモリ素子
の製造方法は、シリコン基板上にＭＯＳトランジスタを
形成し、該ＭＯＳトランジスタ上に第１の層間絶縁膜を
積層し、該第１の層間絶縁膜に上記ＭＯＳトランジスタ
のソース・ドレイン拡散層の一方に至るコンタクトホー
ルを形成し、該コンタクトホール内にコンタクトプラグ
を形成し、該コンタクトプラグを含む上記第１の層間絶
縁膜上に下部電極材料及び強誘電体材料を順次堆積し、
ドライエッチング又はケミカルメカニカルポリッシング
法により、該強誘電体材料の表面を平坦化し、その後、
該強誘電体材料上に上部電極材料を堆積し、上記下部電
極材料、強誘電体材料及び上部電極材料を、マスクを用
いてパターニングして下部電極、強誘電体膜及び上部電
極を形成し、全面に第２の絶縁膜を堆積し、上記上部電
極上に開口部を形成し、配線材料を堆積し、パターニン
グしてドライブラインを形成することを特徴とするであ
る。
の製造方法は、シリコン基板上にＭＯＳトランジスタを
形成し、該ＭＯＳトランジスタ上に第１の層間絶縁膜を
積層し、該第１の層間絶縁膜に上記ＭＯＳトランジスタ
のソース・ドレイン拡散層の一方に至るコンタクトホー
ルを形成し、該コンタクトホール内にコンタクトプラグ
を形成し、該コンタクトプラグを含む上記第１の層間絶
縁膜上に下部電極材料及び強誘電体材料を順次堆積し、
ドライエッチング又はケミカルメカニカルポリッシング
法により、該強誘電体材料の表面を平坦化し、その後、
該強誘電体材料上に上部電極材料を堆積し、上記下部電
極材料、強誘電体材料及び上部電極材料を、マスクを用
いてパターニングして下部電極、強誘電体膜及び上部電
極を形成し、全面に第２の絶縁膜を堆積し、上記上部電
極上に開口部を形成し、配線材料を堆積し、パターニン
グしてドライブラインを形成することを特徴とするであ
る。
【００１０】また、請求項３に記載の半導体メモリ素子
の製造方法は、上記ドライエッチング又はケミカルメカ
ニカルポリッシングにより上記堆積した強誘電体材料の
膜厚の２０％以上、且つ５０％以下を除去することを特
徴とする、請求項１又は請求項２記載の半導体メモリ素
子の製造方法である。
の製造方法は、上記ドライエッチング又はケミカルメカ
ニカルポリッシングにより上記堆積した強誘電体材料の
膜厚の２０％以上、且つ５０％以下を除去することを特
徴とする、請求項１又は請求項２記載の半導体メモリ素
子の製造方法である。
【００１１】また、請求項４に記載の半導体メモリ素子
の製造方法は、ハロゲンガスとハロゲン化合物ガスと炭
化水素ガスとからなる混合ガスをエッチングガスとして
上記ドライエッチングを行うことを特徴とする、請求項
１乃至請求項３に記載の半導体メモリ素子の製造方法で
ある。
の製造方法は、ハロゲンガスとハロゲン化合物ガスと炭
化水素ガスとからなる混合ガスをエッチングガスとして
上記ドライエッチングを行うことを特徴とする、請求項
１乃至請求項３に記載の半導体メモリ素子の製造方法で
ある。
【００１２】更に、請求項５に記載の半導体メモリ素子
の製造方法は、上記平坦化を行った後、５００℃以上、
且つ７００℃以下で、且つ、酸素、窒素又は酸素及び窒
素の混合ガスの雰囲気中で熱処理することにより、上記
ドライエッチングによる上記強誘電体膜のダメージを回
復させることを特徴とする、請求項１乃至請求項４のい
ずれかに記載の半導体メモリ素子の製造方法である。
の製造方法は、上記平坦化を行った後、５００℃以上、
且つ７００℃以下で、且つ、酸素、窒素又は酸素及び窒
素の混合ガスの雰囲気中で熱処理することにより、上記
ドライエッチングによる上記強誘電体膜のダメージを回
復させることを特徴とする、請求項１乃至請求項４のい
ずれかに記載の半導体メモリ素子の製造方法である。
【００１３】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１４】本発明における半導体メモリ素子は、主と
してＭＯＳトランジスタと強誘電体キャパシタがスタッ
ク型構造で構成されている。また、ＭＯＳトランジスタ
は、シリコン基板上に形成されたゲート絶縁膜、ゲート
電極及び一対の拡散層を有してなる。ゲート絶縁膜、ゲ
ート電極及び拡散層は通常トランジスタとして形成され
る材料、膜厚及びサイズで形成される。強誘電体キャパ
シタは、下部電極、キャパシタ絶縁膜としての強誘電体
膜及び上部電極から構成される。下部電極は、Ｐｔ、Ｉ
ｒ、ＩｒＯ2或いはそれらの複合膜などが良く用いられ
るが、これに限ったものではなく、Ｒｈ、ＲｈＯx、Ｒ
ｈとＲｈＯxとの積層電極、ＰｔとＲｈの合金（ＰｔＲ
ｈ）電極、ＰｔとＲｈとの合金酸化物（ＰｔＲｈＯx）
電極、ＰｔＲｈＯxとＰｔＲｈの積層化電極（ＰｔＲｈ
Ｏx／ＰｔＲｈ）等も用いることができるが、スタック
型キャパシタに適用する場合、ＰｔＲｈＯxとＰｔＲｈ
との積層化電極、ＰｔとＩｒＯ2との積層化電極（Ｐｔ
／ＩｒＯ2）、バリアメタルとの積層化構造である、Ｉ
ｒとＴｉＮとの積層化電極（Ｉｒ／ＴｉＮ）、Ｉｒ
Ｏ2、Ｉｒ及びＴｉＮの積層化電極（ＩｒＯ2／Ｉｒ／Ｔ
ｉＮ）、Ｐｔ、Ｉｒ及びＴｉＮの積層化電極（Ｐｔ／Ｉ
ｒ／ＴｉＮ）、Ｐｔ、ＩｒＯ2、Ｉｒ及びＴｉＮの積層
化電極（Ｐｔ／ＩｒＯ2／Ｉｒ／ＴｉＮ）、Ｉｒ及びＴ
ａＳｉＮの積層化電極（Ｉｒ／ＴａＳｉＮ）、Ｉｒ
Ｏ2、Ｉｒ及びＴａＳｉＮの積層化電極（ＩｒＯ2／Ｉｒ
／ＴａＳｉＮ）、Ｐｔ、Ｉｒ及びＴａＳｉＮの積層化電
極（Ｐｔ／Ｉｒ／ＴａＳｉＮ）、Ｐｔ、ＩｒＯ2、Ｉｒ
及びＴａＳｉＮの積層化電極（Ｐｔ／ＩｒＯ2／Ｉｒ／
ＴａＳｉＮ）等が有効であるが、これに限定されるもの
ではない。
してＭＯＳトランジスタと強誘電体キャパシタがスタッ
ク型構造で構成されている。また、ＭＯＳトランジスタ
は、シリコン基板上に形成されたゲート絶縁膜、ゲート
電極及び一対の拡散層を有してなる。ゲート絶縁膜、ゲ
ート電極及び拡散層は通常トランジスタとして形成され
る材料、膜厚及びサイズで形成される。強誘電体キャパ
シタは、下部電極、キャパシタ絶縁膜としての強誘電体
膜及び上部電極から構成される。下部電極は、Ｐｔ、Ｉ
ｒ、ＩｒＯ2或いはそれらの複合膜などが良く用いられ
るが、これに限ったものではなく、Ｒｈ、ＲｈＯx、Ｒ
ｈとＲｈＯxとの積層電極、ＰｔとＲｈの合金（ＰｔＲ
ｈ）電極、ＰｔとＲｈとの合金酸化物（ＰｔＲｈＯx）
電極、ＰｔＲｈＯxとＰｔＲｈの積層化電極（ＰｔＲｈ
Ｏx／ＰｔＲｈ）等も用いることができるが、スタック
型キャパシタに適用する場合、ＰｔＲｈＯxとＰｔＲｈ
との積層化電極、ＰｔとＩｒＯ2との積層化電極（Ｐｔ
／ＩｒＯ2）、バリアメタルとの積層化構造である、Ｉ
ｒとＴｉＮとの積層化電極（Ｉｒ／ＴｉＮ）、Ｉｒ
Ｏ2、Ｉｒ及びＴｉＮの積層化電極（ＩｒＯ2／Ｉｒ／Ｔ
ｉＮ）、Ｐｔ、Ｉｒ及びＴｉＮの積層化電極（Ｐｔ／Ｉ
ｒ／ＴｉＮ）、Ｐｔ、ＩｒＯ2、Ｉｒ及びＴｉＮの積層
化電極（Ｐｔ／ＩｒＯ2／Ｉｒ／ＴｉＮ）、Ｉｒ及びＴ
ａＳｉＮの積層化電極（Ｉｒ／ＴａＳｉＮ）、Ｉｒ
Ｏ2、Ｉｒ及びＴａＳｉＮの積層化電極（ＩｒＯ2／Ｉｒ
／ＴａＳｉＮ）、Ｐｔ、Ｉｒ及びＴａＳｉＮの積層化電
極（Ｐｔ／Ｉｒ／ＴａＳｉＮ）、Ｐｔ、ＩｒＯ2、Ｉｒ
及びＴａＳｉＮの積層化電極（Ｐｔ／ＩｒＯ2／Ｉｒ／
ＴａＳｉＮ）等が有効であるが、これに限定されるもの
ではない。
【００１５】また、この際の下部電極の膜厚は特に限定
されるものではなく、電極材料、キャパシタサイズ等に
よって適宜調整することができるが、加工性等を考慮し
た場合、下部電極として１００〜３００ｎｍ程度の膜厚
で形成することが好ましい。
されるものではなく、電極材料、キャパシタサイズ等に
よって適宜調整することができるが、加工性等を考慮し
た場合、下部電極として１００〜３００ｎｍ程度の膜厚
で形成することが好ましい。
【００１６】また、強誘電体膜としては、ＰＺＴ、これ
にＬａを添加したＰＬＺＴ、その他の不純物を添加した
材料なども使用できるが、結晶化温度の高いＳｒＢｉ2
Ｔａ2Ｏ9を代表とするＢｉ系層状酸化物、ＢａＢｉ2Ｎ
ｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、Ｐｂ
Ｂｉ2Ｎｂ2Ｏ9、ＰｂＢｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4Ｔｉ4
Ｏ15、ＢａＢｉ4Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ18、Ｂ
ａ2Ｂｉ4Ｔａ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18、Ｎａ0.5Ｂ
ｉ4.5Ｔｉ4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、ＳｒＢｉ
2（Ｔａx，Ｎｂ1-x）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12等、及び固
溶体、一例として（ＳｒＢｉ2Ｔａ2Ｏ9）y・（Ｂｉ3Ｔ
ｉＴａＯ9）1-y、或いは（ＳｒＢｉ2（Ｔａx，Ｎ
ｂ1-x）2Ｏ9）y・（Ｂｉ3ＴｉＴａＯ9）1-y、但し０＜
ｙ＜１、において特に効果が得られる。なお、これら材
料の膜厚は、キャパシタ動作電圧や加工性の面から５０
〜３００ｎｍ程度の膜厚で用いることが望ましい。
にＬａを添加したＰＬＺＴ、その他の不純物を添加した
材料なども使用できるが、結晶化温度の高いＳｒＢｉ2
Ｔａ2Ｏ9を代表とするＢｉ系層状酸化物、ＢａＢｉ2Ｎ
ｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、Ｐｂ
Ｂｉ2Ｎｂ2Ｏ9、ＰｂＢｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4Ｔｉ4
Ｏ15、ＢａＢｉ4Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ18、Ｂ
ａ2Ｂｉ4Ｔａ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18、Ｎａ0.5Ｂ
ｉ4.5Ｔｉ4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、ＳｒＢｉ
2（Ｔａx，Ｎｂ1-x）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12等、及び固
溶体、一例として（ＳｒＢｉ2Ｔａ2Ｏ9）y・（Ｂｉ3Ｔ
ｉＴａＯ9）1-y、或いは（ＳｒＢｉ2（Ｔａx，Ｎ
ｂ1-x）2Ｏ9）y・（Ｂｉ3ＴｉＴａＯ9）1-y、但し０＜
ｙ＜１、において特に効果が得られる。なお、これら材
料の膜厚は、キャパシタ動作電圧や加工性の面から５０
〜３００ｎｍ程度の膜厚で用いることが望ましい。
【００１７】上部電極としては、Ｐｔ、Ｉｒ、ＩｒＯ2
或いはそれらの複合膜などを用いることができるが、こ
れに限ったものではなく、Ｒｈ、ＲｈＯx、ＲｈとＲｈ
Ｏxとの積層化電極、ＰｔとＲｈとの合金（ＰｔＲｈ）
電極、ＰｔとＲｈとの合金酸化物（ＰｔＲｈＯx）電
極，ＰｔＲｈＯxとＰｔＲｈとの積層化電極等も用いる
ことができる。その膜厚、加工性等を考慮し、５０〜３
００ｎｍとすることが望ましい。
或いはそれらの複合膜などを用いることができるが、こ
れに限ったものではなく、Ｒｈ、ＲｈＯx、ＲｈとＲｈ
Ｏxとの積層化電極、ＰｔとＲｈとの合金（ＰｔＲｈ）
電極、ＰｔとＲｈとの合金酸化物（ＰｔＲｈＯx）電
極，ＰｔＲｈＯxとＰｔＲｈとの積層化電極等も用いる
ことができる。その膜厚、加工性等を考慮し、５０〜３
００ｎｍとすることが望ましい。
【００１８】本発明の半導体メモリ素子において、スタ
ック型キャパシタを有するメモリセルを構成する場合に
は、ＭＯＳトランジスタの一方の拡散層は、例えば導電
体からなるコンタクトプラグの材料は特に限定されるも
のではないが、金属、不純物がドーピングされたポリシ
リコン等が単層で用いられてもよく、バリアメタル等を
介在させてもよい。また、ＭＯＳトランジスタのゲート
電極はワード線として機能し、ＭＯＳトランジスタの他
方の拡散層はビット線に接続される。また、強誘電体キ
ャパシタの上部電極はそれ自身ドライブ線として機能す
るか、ドライブ線に接続される。
ック型キャパシタを有するメモリセルを構成する場合に
は、ＭＯＳトランジスタの一方の拡散層は、例えば導電
体からなるコンタクトプラグの材料は特に限定されるも
のではないが、金属、不純物がドーピングされたポリシ
リコン等が単層で用いられてもよく、バリアメタル等を
介在させてもよい。また、ＭＯＳトランジスタのゲート
電極はワード線として機能し、ＭＯＳトランジスタの他
方の拡散層はビット線に接続される。また、強誘電体キ
ャパシタの上部電極はそれ自身ドライブ線として機能す
るか、ドライブ線に接続される。
【００１９】次に、本発明の半導体メモリ素子の製造方
法について説明する。
法について説明する。
【００２０】まず、シリコン基板上にＭＯＳトランジス
タを形成し、この上に層間絶縁膜を積層する。ＭＯＳト
ランジスタにおけるゲート絶縁膜、ゲート電極、拡散層
及び層間絶縁膜などは公知の方法で形成される。
タを形成し、この上に層間絶縁膜を積層する。ＭＯＳト
ランジスタにおけるゲート絶縁膜、ゲート電極、拡散層
及び層間絶縁膜などは公知の方法で形成される。
【００２１】次に、層間絶縁膜に一方の拡散層に至るコ
ンタクトホールを形成し、コンタクトホール内にコンタ
クトプラグを形成する。コンタクトホールは、公知の方
法、例えばフォトリソグラフィ工程及びＣＦ4／ＣＨＦ3
ガスによるドライエッチング又はウエットエッチング等
により形成できる。コンタクトプラグは、導電体をコン
タクトホールを含む半導体基板上に積層し、例えば、ケ
ミカルメカニカルポリッシング法（以下、「ＣＭＰ法」
という。）でエッチバックすることにより形成する。Ｃ
ＭＰ法は、従来技術に記載の機械研磨に比べて、化学的
にアシストした研磨法であるので、機械的プロセス損傷
が比較的少なく、且つ、スクラッチフリーの鏡面研磨が
可能であるので、半導体プロセスへの適用に適してい
る。
ンタクトホールを形成し、コンタクトホール内にコンタ
クトプラグを形成する。コンタクトホールは、公知の方
法、例えばフォトリソグラフィ工程及びＣＦ4／ＣＨＦ3
ガスによるドライエッチング又はウエットエッチング等
により形成できる。コンタクトプラグは、導電体をコン
タクトホールを含む半導体基板上に積層し、例えば、ケ
ミカルメカニカルポリッシング法（以下、「ＣＭＰ法」
という。）でエッチバックすることにより形成する。Ｃ
ＭＰ法は、従来技術に記載の機械研磨に比べて、化学的
にアシストした研磨法であるので、機械的プロセス損傷
が比較的少なく、且つ、スクラッチフリーの鏡面研磨が
可能であるので、半導体プロセスへの適用に適してい
る。
【００２２】次に、上記工程で得られた半導体基板上全
面に下部電極材料及び強誘電体材料を順次積層し、これ
らをマスクとして用い、所望の形状にパターニングして
下部電極及びキャパシタ強誘電体膜を形成する。下部電
極材料は、スパッタ法等におり形成できる。また、強誘
電体膜は、ＭＯＣＶＤ法、ゾルゲル法、ＭＯＤ法又はス
パッタ法等により形成できる。一例としてＳＢＴ膜をＭ
ＯＤ法で形成する場合、上記下部電極上に、ＳＢＴ（溶
液の組成比はＳｒ／Ｂｉ／Ｔａ＝８／２４／２０）溶液
を、スピンコートで１層５０ｎｍ厚程度塗布し、２５０
℃、５分間の巻装工程を施す。この工程を合計４回繰り
返し、膜厚２００ｎｍ程度のＳＢＴ膜を得る。その後、
基板温度６５０〜８００℃、３０〜１８０分程度、酸素
雰囲気中で熱処理を行い結晶化するなどの方法で形成で
きる。
面に下部電極材料及び強誘電体材料を順次積層し、これ
らをマスクとして用い、所望の形状にパターニングして
下部電極及びキャパシタ強誘電体膜を形成する。下部電
極材料は、スパッタ法等におり形成できる。また、強誘
電体膜は、ＭＯＣＶＤ法、ゾルゲル法、ＭＯＤ法又はス
パッタ法等により形成できる。一例としてＳＢＴ膜をＭ
ＯＤ法で形成する場合、上記下部電極上に、ＳＢＴ（溶
液の組成比はＳｒ／Ｂｉ／Ｔａ＝８／２４／２０）溶液
を、スピンコートで１層５０ｎｍ厚程度塗布し、２５０
℃、５分間の巻装工程を施す。この工程を合計４回繰り
返し、膜厚２００ｎｍ程度のＳＢＴ膜を得る。その後、
基板温度６５０〜８００℃、３０〜１８０分程度、酸素
雰囲気中で熱処理を行い結晶化するなどの方法で形成で
きる。
【００２３】下部電極、及び強誘電体層のパターニング
は、塩素系又はフッ素系等のガスを用いたドライエッチ
ング等により行うことができる。パターニング終了後
に、エッチングによる強誘電体表面に受けたエッチング
ダメージを回復するために５００〜７００℃程度、３０
秒〜３０分程度、酸素、窒素、或いはこれらの混合雰囲
気中で熱処理を行うことが好ましい。
は、塩素系又はフッ素系等のガスを用いたドライエッチ
ング等により行うことができる。パターニング終了後
に、エッチングによる強誘電体表面に受けたエッチング
ダメージを回復するために５００〜７００℃程度、３０
秒〜３０分程度、酸素、窒素、或いはこれらの混合雰囲
気中で熱処理を行うことが好ましい。
【００２４】次に、上記工程で得られた半導体基板上全
面に絶縁膜を形成する。これら絶縁膜としてＳｉＯ2、
或いは強誘電体膜とＳｉＯ2との反応防止膜ＴｉＯ2とＳ
ｉＯ2との積層膜を用いることができる。
面に絶縁膜を形成する。これら絶縁膜としてＳｉＯ2、
或いは強誘電体膜とＳｉＯ2との反応防止膜ＴｉＯ2とＳ
ｉＯ2との積層膜を用いることができる。
【００２５】キャパシタ強誘電体膜上の絶縁膜、一例と
してＴｉＯ2／ＳｉＯ2積層膜に開口を形成する。ＴｉＯ
2／ＳｉＯ2積層膜は所望のマスクを形成した後、ＣＨＦ
3、ＣＦ4等によりエッチングをすることができる。
してＴｉＯ2／ＳｉＯ2積層膜に開口を形成する。ＴｉＯ
2／ＳｉＯ2積層膜は所望のマスクを形成した後、ＣＨＦ
3、ＣＦ4等によりエッチングをすることができる。
【００２６】次に、ＴｉＯ2／ＳｉＯ2等の絶縁膜への開
口により、露出したＳＢＴ膜表面は当初結晶化工程にお
いて凹凸の大きな膜表面を有するため、これをドライエ
ッチング法により平坦化する。この平坦化工程を経るこ
とにより、表面性を改善でき、上部電極形成後のキャパ
シタ面積の精度の低下を防止でき、かつ、強誘電体層と
上部電極との密着性を改善できる。また、強誘電体膜／
上部電極界面が平坦となるため、界面凹凸に起因する電
界集中に伴う耐圧劣化やリーク電流増加を防止でき特性
改善が図れる。
口により、露出したＳＢＴ膜表面は当初結晶化工程にお
いて凹凸の大きな膜表面を有するため、これをドライエ
ッチング法により平坦化する。この平坦化工程を経るこ
とにより、表面性を改善でき、上部電極形成後のキャパ
シタ面積の精度の低下を防止でき、かつ、強誘電体層と
上部電極との密着性を改善できる。また、強誘電体膜／
上部電極界面が平坦となるため、界面凹凸に起因する電
界集中に伴う耐圧劣化やリーク電流増加を防止でき特性
改善が図れる。
【００２７】ＳＢＴ膜等の強誘電体膜をドライエッチン
グ法により平坦化する場合、一例としてＥＣＲプラズマ
エッチング装置を用いることができる（この装置の有す
るどのような特徴によって、強誘電体の平坦化が可能と
なるのでしょうか。）。
グ法により平坦化する場合、一例としてＥＣＲプラズマ
エッチング装置を用いることができる（この装置の有す
るどのような特徴によって、強誘電体の平坦化が可能と
なるのでしょうか。）。
【００２８】エッチングガスとして、Ｃｌ2、Ｃ2Ｆ6、
ＣＨ4の混合ガスを用いることができる。エッチング量
は、初期膜厚に対して、２０〜５０％を除去することが
望ましい。エッチング量が２０％より少ない場合は、強
誘電体膜の平坦化が十分に行われない。また、エッチン
グ量が５０％より多い場合は、強誘電体特性が損なわれ
やすい。なお、エッチングガスとしては、Ｃｌ2、Ｃ2Ｆ
6、ＣＨ4の混合ガスを示したが、Ｃｌ2の変わりに、フ
ッ素、臭素、ヨウ素等のハロゲン、Ｃ2Ｆ6の代わりに、
ＨＦ、ＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ10、ＳＦ6、Ｓ2Ｆ
2、ＨＣｌ、ＢＣｌ3、ＣＣｌ4、ＣＨＦＣｌ2、ＣＢ
ｒ4、ＢｒＦ3、Ｓ2Ｂｒ2、ＩＢｒ等のハロゲン化合物、
ＣＨ4の代わりにエタン、プロパン、ブタン等の炭化水
素を用いても同様の平坦化エッチングが可能である。
ＣＨ4の混合ガスを用いることができる。エッチング量
は、初期膜厚に対して、２０〜５０％を除去することが
望ましい。エッチング量が２０％より少ない場合は、強
誘電体膜の平坦化が十分に行われない。また、エッチン
グ量が５０％より多い場合は、強誘電体特性が損なわれ
やすい。なお、エッチングガスとしては、Ｃｌ2、Ｃ2Ｆ
6、ＣＨ4の混合ガスを示したが、Ｃｌ2の変わりに、フ
ッ素、臭素、ヨウ素等のハロゲン、Ｃ2Ｆ6の代わりに、
ＨＦ、ＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、Ｃ4Ｆ10、ＳＦ6、Ｓ2Ｆ
2、ＨＣｌ、ＢＣｌ3、ＣＣｌ4、ＣＨＦＣｌ2、ＣＢ
ｒ4、ＢｒＦ3、Ｓ2Ｂｒ2、ＩＢｒ等のハロゲン化合物、
ＣＨ4の代わりにエタン、プロパン、ブタン等の炭化水
素を用いても同様の平坦化エッチングが可能である。
【００２９】これらエッチング工程後には、強誘電体表
面に受けたエッチングダメージを回復するために５００
〜７００℃、３０秒〜３０分程度、酸素、窒素、或いは
これらの混合ガス雰囲気中で熱処理を行うことが望まし
い。
面に受けたエッチングダメージを回復するために５００
〜７００℃、３０秒〜３０分程度、酸素、窒素、或いは
これらの混合ガス雰囲気中で熱処理を行うことが望まし
い。
【００３０】次に、平坦化された強誘電体表面を有する
シリコン基板全面に上部電極材料を積層し、所望の形状
にパターニングし、それ自身ドライブラインとするか、
或いは、以降の工程でドライブラインと接続できるよう
に加工する。上部電極材料の積層及びパターニングは、
用いる材料等により異なるが、下部電極材料の積層及び
パターニングと同様の方法で行うことができる。ドライ
ブラインを別途形成する場合、絶縁膜形成、パターニン
グ、電極材料積層、パターニングを繰り返し、所望の素
子を形成する。なお、これらの方法で素子を形成した
後、保護絶縁膜を形成するが、この場合、公知の方法に
より、膜厚２００〜６００ｎｍ程度で形成することがで
きる。
シリコン基板全面に上部電極材料を積層し、所望の形状
にパターニングし、それ自身ドライブラインとするか、
或いは、以降の工程でドライブラインと接続できるよう
に加工する。上部電極材料の積層及びパターニングは、
用いる材料等により異なるが、下部電極材料の積層及び
パターニングと同様の方法で行うことができる。ドライ
ブラインを別途形成する場合、絶縁膜形成、パターニン
グ、電極材料積層、パターニングを繰り返し、所望の素
子を形成する。なお、これらの方法で素子を形成した
後、保護絶縁膜を形成するが、この場合、公知の方法に
より、膜厚２００〜６００ｎｍ程度で形成することがで
きる。
【００３１】また、本発明の半導体メモリ素子の別の製
造方法は、下部電極材料及び強誘電体材料を順次積層
し、強誘電体材料を予めエッチング、ケミカルメカニカ
ルポリッシング（ＣＭＰ）等の方法で平坦化した後、上
部電極を形成し、その後上部電極、強誘電体層、及び下
部電極のパターニングを塩素系又はフッ素系等のガスを
用いたドライエッチング等によって行って、強誘電体キ
ャパシタを形成する方法である。
造方法は、下部電極材料及び強誘電体材料を順次積層
し、強誘電体材料を予めエッチング、ケミカルメカニカ
ルポリッシング（ＣＭＰ）等の方法で平坦化した後、上
部電極を形成し、その後上部電極、強誘電体層、及び下
部電極のパターニングを塩素系又はフッ素系等のガスを
用いたドライエッチング等によって行って、強誘電体キ
ャパシタを形成する方法である。
【００３２】図１及び図２は実施例１の本発明の半導体
メモリ素子の製造工程を示す図、図３及び図４は実施例
２の本発明の半導体メモリ素子の製造工程を示す図であ
る。
メモリ素子の製造工程を示す図、図３及び図４は実施例
２の本発明の半導体メモリ素子の製造工程を示す図であ
る。
【００３３】（実施例１）実施例１の半導体メモリ素子
は、図２（ｂ）に示すように、主として１個のトランジ
スタと１個の強誘電体キャパシタとからなる。トランジ
スタは、半導体基板１上にゲート絶縁膜２を介して形成
され、ワード線として機能するゲート電極３及びこのゲ
ート電極３に自己整合的に形成されたソース・ドレイン
拡散層４とからなる。強誘電体キャパシタは、下部電極
７、下部電極７上に形成されたキャパシタ誘電体膜８及
びドライブ線として機能する上部電極１１が積層されて
構成される。トランジスタ上にはＳｉＯ2からなる第１
の層間絶縁膜５が形成されており、第１の層間絶縁膜５
上に強誘電体キャパシタが配設されている。
は、図２（ｂ）に示すように、主として１個のトランジ
スタと１個の強誘電体キャパシタとからなる。トランジ
スタは、半導体基板１上にゲート絶縁膜２を介して形成
され、ワード線として機能するゲート電極３及びこのゲ
ート電極３に自己整合的に形成されたソース・ドレイン
拡散層４とからなる。強誘電体キャパシタは、下部電極
７、下部電極７上に形成されたキャパシタ誘電体膜８及
びドライブ線として機能する上部電極１１が積層されて
構成される。トランジスタ上にはＳｉＯ2からなる第１
の層間絶縁膜５が形成されており、第１の層間絶縁膜５
上に強誘電体キャパシタが配設されている。
【００３４】トランジスタの一方のソース・ドレイン拡
散層４には第１の層間絶縁膜５中に形成されたコンタク
トプラグ６を介して強誘電体キャパシタの下部電極７が
電気的に接続されている。
散層４には第１の層間絶縁膜５中に形成されたコンタク
トプラグ６を介して強誘電体キャパシタの下部電極７が
電気的に接続されている。
【００３５】下部電極７及びキャパシタ強誘電体膜８
は、キャパシタ強誘電体膜８上に開口を有し、且つ、キ
ャパシタ強誘電体膜８上から層間絶縁膜５上にわたって
形成されたＴｉＯ2膜９と、ＳｉＯ2膜１０との積層膜に
よって被覆されている。上部電極１１は、下部電極７、
キャパシタ強誘電体膜８及びＴｉＯ2膜９とＳｉＯ2膜１
０との積層膜を被覆するように形成されている。また、
トランジスタの他方のソース・ドレイン拡散層４にはビ
ットライン１３が電気的に接続している。
は、キャパシタ強誘電体膜８上に開口を有し、且つ、キ
ャパシタ強誘電体膜８上から層間絶縁膜５上にわたって
形成されたＴｉＯ2膜９と、ＳｉＯ2膜１０との積層膜に
よって被覆されている。上部電極１１は、下部電極７、
キャパシタ強誘電体膜８及びＴｉＯ2膜９とＳｉＯ2膜１
０との積層膜を被覆するように形成されている。また、
トランジスタの他方のソース・ドレイン拡散層４にはビ
ットライン１３が電気的に接続している。
【００３６】以下、図１及び図２を用いて、実施例１の
本発明の半導体メモリ素子の製造工程を説明する。
本発明の半導体メモリ素子の製造工程を説明する。
【００３７】まず、図１（ａ）に示すように、ＭＯＳト
ランジスタを有するシリコン基板１上に第１の層間絶縁
膜としてＢＰＳＧ膜５を堆積し、リフローして平坦化を
行う。その後、コンタクトホール形成用のレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクに、ＣＦ4／ＣＨＦ3ガスによりＢＰＳＧ膜５をエッ
チングして、ソース・ドレイン拡散層４に至るコンタク
トホールを形成する。コンタクトホールを埋設するよう
にシリコン基板１上に、ポリシリコンを４５０ｎｍ程度
堆積し、リンの熱拡散によりドーピングする。ＣＭＰ法
によりポリシリコンをエッチバックし、ＢＰＳＧ膜５上
に積層するポリシリコンを完全に除去し、ポリシリコン
から成るコンタクトプラグ６を形成する。なお、エッチ
バック後のコンタクトプラグ６の平坦度は３０ｎｍ以下
に抑制される。ここで、走査型電子顕微鏡のような手法
で、拡大観察した１乃至数μｍの所定の領域の薄膜断面
にて、該薄膜上面の代表的な輪郭曲線の最上点と最下点
との高度差をもって平坦度という。
ランジスタを有するシリコン基板１上に第１の層間絶縁
膜としてＢＰＳＧ膜５を堆積し、リフローして平坦化を
行う。その後、コンタクトホール形成用のレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクに、ＣＦ4／ＣＨＦ3ガスによりＢＰＳＧ膜５をエッ
チングして、ソース・ドレイン拡散層４に至るコンタク
トホールを形成する。コンタクトホールを埋設するよう
にシリコン基板１上に、ポリシリコンを４５０ｎｍ程度
堆積し、リンの熱拡散によりドーピングする。ＣＭＰ法
によりポリシリコンをエッチバックし、ＢＰＳＧ膜５上
に積層するポリシリコンを完全に除去し、ポリシリコン
から成るコンタクトプラグ６を形成する。なお、エッチ
バック後のコンタクトプラグ６の平坦度は３０ｎｍ以下
に抑制される。ここで、走査型電子顕微鏡のような手法
で、拡大観察した１乃至数μｍの所定の領域の薄膜断面
にて、該薄膜上面の代表的な輪郭曲線の最上点と最下点
との高度差をもって平坦度という。
【００３８】次に、図１（ｂ）に示すように、コンタク
トプラグ６及びＢＰＳＧ膜５上にスパッタ法により下部
電極材料として、Ｉｒ／ＴａＳｉＮ／Ｔｉを１５０〜２
００ｎｍ／５０〜１００ｎｍ／３０〜１００ｎｍ堆積
し、続いてＭＯＤ法により、強誘電膜としてＳＢＴ膜を
上述の方法で２００ｎｍ程度堆積し、６５０〜８００℃
の温度で結晶化する。その後、フォトリソグラフィ工程
により、マスクを形成し、このマスク（図示せず）を用
いて塩素系又はフッ素系ガスにより、下部電極材料とＳ
ＢＴ膜とを同時にパターニングして下部電極７及びキャ
パシタ強誘電体膜８を形成する。
トプラグ６及びＢＰＳＧ膜５上にスパッタ法により下部
電極材料として、Ｉｒ／ＴａＳｉＮ／Ｔｉを１５０〜２
００ｎｍ／５０〜１００ｎｍ／３０〜１００ｎｍ堆積
し、続いてＭＯＤ法により、強誘電膜としてＳＢＴ膜を
上述の方法で２００ｎｍ程度堆積し、６５０〜８００℃
の温度で結晶化する。その後、フォトリソグラフィ工程
により、マスクを形成し、このマスク（図示せず）を用
いて塩素系又はフッ素系ガスにより、下部電極材料とＳ
ＢＴ膜とを同時にパターニングして下部電極７及びキャ
パシタ強誘電体膜８を形成する。
【００３９】次に、キャパシタ強誘電体膜８上に反応性
スパッタ法により拡散防止膜となるＴｉＯ2膜９を３０
〜１００ｎｍ、更にその上に１００〜２００ｎｍのＳｉ
Ｏ2膜１０を積層する。その後、ＴｉＯ2膜９及びＳｉＯ
2膜１０からなる積層膜に、フォトリソグラフィ及びエ
ッチング工程により所望の形状を有する開口部を形成す
る。
スパッタ法により拡散防止膜となるＴｉＯ2膜９を３０
〜１００ｎｍ、更にその上に１００〜２００ｎｍのＳｉ
Ｏ2膜１０を積層する。その後、ＴｉＯ2膜９及びＳｉＯ
2膜１０からなる積層膜に、フォトリソグラフィ及びエ
ッチング工程により所望の形状を有する開口部を形成す
る。
【００４０】次に、図１（ｃ）に示すように、ＥＣＲプ
ラズマエッチング装置を用いて、ＳＢＴ膜８の表面平坦
化エッチングを行う。エッチングガスとしてＣｌを流量
３６ｓｃｃｍ、Ｃ2Ｆ6を流量３６ｓｃｃｍ、ＣＨ4を流
量４ｓｃｃｍ導入し、エッチング時の圧力を１．４Ｔｏ
ｒｒ、マイクロ波出力を１０００Ｗ、ＲＦ出力を１００
Ｗ、基板表面温度を−５℃とする。エッチング量は、全
体の膜厚２００ｎｍに対して２５％即ち５０ｎｍとし、
最終的な膜厚を１５０ｎｍとする。このとき、ＳＢＴ膜
８の平坦度は５０ｎｍ以下である。そしてエッチングに
よるキャパシタ強誘電体膜８のダメージを回復するた
め、Ｏ2、Ｎ2或いはこれらの混合雰囲気で５００〜７０
０℃、３０秒〜３０分の炉アニールを行う。
ラズマエッチング装置を用いて、ＳＢＴ膜８の表面平坦
化エッチングを行う。エッチングガスとしてＣｌを流量
３６ｓｃｃｍ、Ｃ2Ｆ6を流量３６ｓｃｃｍ、ＣＨ4を流
量４ｓｃｃｍ導入し、エッチング時の圧力を１．４Ｔｏ
ｒｒ、マイクロ波出力を１０００Ｗ、ＲＦ出力を１００
Ｗ、基板表面温度を−５℃とする。エッチング量は、全
体の膜厚２００ｎｍに対して２５％即ち５０ｎｍとし、
最終的な膜厚を１５０ｎｍとする。このとき、ＳＢＴ膜
８の平坦度は５０ｎｍ以下である。そしてエッチングに
よるキャパシタ強誘電体膜８のダメージを回復するた
め、Ｏ2、Ｎ2或いはこれらの混合雰囲気で５００〜７０
０℃、３０秒〜３０分の炉アニールを行う。
【００４１】このようにして平坦化処理を施した１５０
ｎｍ厚のＳＢＴ膜と当初から１５０ｎｍ厚に形成して平
坦化処理を施していないＳＢＴ膜に関して、いずれも、
７００℃炉アニールにて結晶化したものについて特性を
比較すると、残留分極値はいずれも１２μＣ／ｃｍ2と
同等であったが、耐圧は後者が高々９〜１０Ｖであるの
に対し前者は１５〜２０Ｖと高い値を示した。これは、
平坦化されたＳＢＴ膜上に上部電極が形成された場合に
は、ＳＢＴ膜と上部電極との間の界面が平坦に保たれる
ため、電界集中を抑制できることが要因となっている。
ｎｍ厚のＳＢＴ膜と当初から１５０ｎｍ厚に形成して平
坦化処理を施していないＳＢＴ膜に関して、いずれも、
７００℃炉アニールにて結晶化したものについて特性を
比較すると、残留分極値はいずれも１２μＣ／ｃｍ2と
同等であったが、耐圧は後者が高々９〜１０Ｖであるの
に対し前者は１５〜２０Ｖと高い値を示した。これは、
平坦化されたＳＢＴ膜上に上部電極が形成された場合に
は、ＳＢＴ膜と上部電極との間の界面が平坦に保たれる
ため、電界集中を抑制できることが要因となっている。
【００４２】更に、図２（ａ）に示すように、開口部を
含むＳｉＯ2膜１０上全面に上部電極材料として、Ｐ
ｔ、Ｉｒ、ＩｒＯ2或いはこれらの複合膜を５０〜２０
０ｎｍの膜厚でスパッタ法により堆積する。フォトリソ
グラフィ工程により、マスクを形成し、このマスクを用
いて塩素系又はフッ素系ガスにより、Ｐｔ、Ｉｒ、Ｉｒ
Ｏ2或いはこれらの複合膜をパターニングしてドライブ
線として機能する上部電極１１を形成する。更に、図２
（ｂ）に示すように、ＣＶＤ法によりＳｉＯ2膜１２を
２００〜３００ｎｍ積層し、コンタクトホール形成後
に、ＡｉＳｉＣｕ／ＴｉＮ／Ｔｉにより、ＭＯＳトラン
ジスタの他方のソース・ドレイン拡散層４と電気的に接
続するビットライン１３を形成し、半導体メモリ素子
（ＦＲＡＭ）を完成する。
含むＳｉＯ2膜１０上全面に上部電極材料として、Ｐ
ｔ、Ｉｒ、ＩｒＯ2或いはこれらの複合膜を５０〜２０
０ｎｍの膜厚でスパッタ法により堆積する。フォトリソ
グラフィ工程により、マスクを形成し、このマスクを用
いて塩素系又はフッ素系ガスにより、Ｐｔ、Ｉｒ、Ｉｒ
Ｏ2或いはこれらの複合膜をパターニングしてドライブ
線として機能する上部電極１１を形成する。更に、図２
（ｂ）に示すように、ＣＶＤ法によりＳｉＯ2膜１２を
２００〜３００ｎｍ積層し、コンタクトホール形成後
に、ＡｉＳｉＣｕ／ＴｉＮ／Ｔｉにより、ＭＯＳトラン
ジスタの他方のソース・ドレイン拡散層４と電気的に接
続するビットライン１３を形成し、半導体メモリ素子
（ＦＲＡＭ）を完成する。
【００４３】（実施例２）次に、図３及び図４を用いて
実施例２の半導体メモリ素子の製造工程を説明する。
実施例２の半導体メモリ素子の製造工程を説明する。
【００４４】まず、半導体基板１上に素子分離膜（図示
せず）を形成し、活性領域を規定した後、通常のトラン
ジスタ形成プロセスにより、ＭＯＳトランジスタを形成
する。次に、図３（ａ）に示すように、ＭＯＳトランジ
スタを含む半導体基板１上に層間絶縁膜として、ＳｉＯ
2膜１５を堆積する。次に、コンタクトホール形成用の
レジストパターン（図示せず）を形成し、このレジスト
パターンをマスクに、ＣＦ4／ＣＨＦ3ガスによりＢＰＳ
Ｇ膜５をエッチングして、ソース・ドレイン拡散層４に
至るコンタクトホールを形成する。コンタクトホールを
埋設するようにシリコン基板１上に、ポリシリコンを４
５０ｎｍ程度堆積し、リンの熱拡散によりドーピングす
る。ＣＭＰ法によりポリシリコンをエッチバックし、Ｂ
ＰＳＧ膜５上に積層するポリシリコンを完全に除去し、
ポリシリコンプラグ６を形成する。
せず）を形成し、活性領域を規定した後、通常のトラン
ジスタ形成プロセスにより、ＭＯＳトランジスタを形成
する。次に、図３（ａ）に示すように、ＭＯＳトランジ
スタを含む半導体基板１上に層間絶縁膜として、ＳｉＯ
2膜１５を堆積する。次に、コンタクトホール形成用の
レジストパターン（図示せず）を形成し、このレジスト
パターンをマスクに、ＣＦ4／ＣＨＦ3ガスによりＢＰＳ
Ｇ膜５をエッチングして、ソース・ドレイン拡散層４に
至るコンタクトホールを形成する。コンタクトホールを
埋設するようにシリコン基板１上に、ポリシリコンを４
５０ｎｍ程度堆積し、リンの熱拡散によりドーピングす
る。ＣＭＰ法によりポリシリコンをエッチバックし、Ｂ
ＰＳＧ膜５上に積層するポリシリコンを完全に除去し、
ポリシリコンプラグ６を形成する。
【００４５】次に、図３（ｂ）に示すように、コンタク
トプラグ６上にスパッタ法により実施例１と同様の下部
電極材料１７を堆積し、続いてＭＯＤ法により、実施例
１と同様の方法でＳＢＴ膜を２００ｎｍ堆積し、６５０
〜８００℃の温度で結晶化する。
トプラグ６上にスパッタ法により実施例１と同様の下部
電極材料１７を堆積し、続いてＭＯＤ法により、実施例
１と同様の方法でＳＢＴ膜を２００ｎｍ堆積し、６５０
〜８００℃の温度で結晶化する。
【００４６】その後、図３（ｃ）に示すように、実施例
１と同様の方法で、ＥＣＲプラズマエッチング装置を用
いて、ＳＢＴ膜８の表面平坦化エッチングを行う。エッ
チング量は、全体の膜厚２００ｎｍに対して２５％即ち
５０ｎｍとし、最終的な膜厚を１５０ｎｍとする。この
とき、ＳＢＴ膜８の平坦度は５０ｎｍ以下である。
１と同様の方法で、ＥＣＲプラズマエッチング装置を用
いて、ＳＢＴ膜８の表面平坦化エッチングを行う。エッ
チング量は、全体の膜厚２００ｎｍに対して２５％即ち
５０ｎｍとし、最終的な膜厚を１５０ｎｍとする。この
とき、ＳＢＴ膜８の平坦度は５０ｎｍ以下である。
【００４７】次に、実施例１と同様の上部電極材料１１
をスパッタ法により堆積した後、フォトリソフラフィ工
程によりマスクを形成し、このマスクを用いて塩素系又
はフッ素系ガスを用いて、上部電極材料／ＳＢＴ膜下部
電極の積層構造にパターニングして、図４（ａ）に示す
強誘電体キャパシタを形成する。そして、エッチングに
よる上部電極へのダメージを回復するため、ＲＴＡ或い
は炉アニールにより、酸素雰囲気中で５５０〜７００
℃、１分から３０分のアニールを行う。
をスパッタ法により堆積した後、フォトリソフラフィ工
程によりマスクを形成し、このマスクを用いて塩素系又
はフッ素系ガスを用いて、上部電極材料／ＳＢＴ膜下部
電極の積層構造にパターニングして、図４（ａ）に示す
強誘電体キャパシタを形成する。そして、エッチングに
よる上部電極へのダメージを回復するため、ＲＴＡ或い
は炉アニールにより、酸素雰囲気中で５５０〜７００
℃、１分から３０分のアニールを行う。
【００４８】次に、図４（ｂ）に示すように、実施例１
と同様の方法で強誘電体キャパシタを覆って、ＴｉＯ2
膜９及びＳｉＯ2膜１０を形成し、フォトリトグラフィ
及びエッチング工程により所望の形状を有する開口を形
成し、第１層目のＡｉＳｉＣｕ／ＴｉＮ／Ｔｉ等による
配線を施して、ドライブライン１４を構成する。更に、
ＣＶＤ法により第２の層間絶縁膜となるＳｉＯ2膜１２
を２００〜３００ｎｍ積層し、コンタクトホールを形成
後に第２層目のＡｉＳｉＣｕ／ＴｉＮ／Ｔｉにより、Ｍ
ＯＳトランジスタの他方のソース・ドレイン拡散層４と
電気的に接続するビットライン１３を形成し、図４
（ｃ）に示す、半導体メモリ素子（ＦＲＡＭ）を完成す
る。
と同様の方法で強誘電体キャパシタを覆って、ＴｉＯ2
膜９及びＳｉＯ2膜１０を形成し、フォトリトグラフィ
及びエッチング工程により所望の形状を有する開口を形
成し、第１層目のＡｉＳｉＣｕ／ＴｉＮ／Ｔｉ等による
配線を施して、ドライブライン１４を構成する。更に、
ＣＶＤ法により第２の層間絶縁膜となるＳｉＯ2膜１２
を２００〜３００ｎｍ積層し、コンタクトホールを形成
後に第２層目のＡｉＳｉＣｕ／ＴｉＮ／Ｔｉにより、Ｍ
ＯＳトランジスタの他方のソース・ドレイン拡散層４と
電気的に接続するビットライン１３を形成し、図４
（ｃ）に示す、半導体メモリ素子（ＦＲＡＭ）を完成す
る。
【００４９】尚、実施例１においては、ＳｉＯ2膜９及
びＴｉＯ2膜１０に開口部を設けてから平坦化している
ので、平坦化してからＳｉＯ2膜９及びＴｉＯ2膜１０を
形成し、エッチングにより開口部を設ける実施例２に比
べて、強誘電体膜８の劣化を防止することができるの
で、実施例１の方がより好ましい。
びＴｉＯ2膜１０に開口部を設けてから平坦化している
ので、平坦化してからＳｉＯ2膜９及びＴｉＯ2膜１０を
形成し、エッチングにより開口部を設ける実施例２に比
べて、強誘電体膜８の劣化を防止することができるの
で、実施例１の方がより好ましい。
【００５０】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、強誘電体膜表面が予め平坦化された
状態で、上部電極と接するため、密着性に優れ、界面状
態が良好で、リーク電流や耐圧特性に優れ、信頼性も確
保できる。したがって、信頼性の高いキャパシタを得る
ことができ、ひいてはＦＲＡＭ自体の信頼性が向上する
ことになる。
用いることにより、強誘電体膜表面が予め平坦化された
状態で、上部電極と接するため、密着性に優れ、界面状
態が良好で、リーク電流や耐圧特性に優れ、信頼性も確
保できる。したがって、信頼性の高いキャパシタを得る
ことができ、ひいてはＦＲＡＭ自体の信頼性が向上する
ことになる。
【図１】本発明の実施例１の半導体メモリ素子の前半の
製造工程図である。
製造工程図である。
【図２】本発明の実施例１の半導体メモリ素子の後半の
製造工程図である。
製造工程図である。
【図３】本発明の実施例２の半導体メモリ素子の前半の
製造工程図である。
製造工程図である。
【図４】本発明の実施例２の半導体メモリ素子の後半の
製造工程図である。
製造工程図である。
【図５】従来の強誘電体キャパシタを有する半導体メモ
リ素子の構造断面図である。
リ素子の構造断面図である。
１ シリコン基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ソース・ドレイン拡散層 ５ ＢＰＳＧからなる第１の層間絶縁膜 ６ コンタクトプラグ ７ 下部電極 ８ 強誘電体膜 ９ ＴｉＯ2膜からなる拡散防止膜 １０ ＳｉＯ2膜からなる絶縁性薄膜 １１ 上部電極 １２ 第２の層間絶縁膜 １３ ビットライン １４ ドライブライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 石原 数也 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F001 AA17 AD12 AG01 AG10 AG21 AG27 AG29 AG30 5F038 AC05 AC09 AC15 AC18 DF05 EZ14 EZ17 5F083 AD49 FR02 GA06 GA24 GA25 JA14 JA15 JA17 JA38 JA40 JA43 JA56 PR03 PR23 PR33 PR40
Claims (5)
- 【請求項１】 シリコン基板上にＭＯＳトランジスタを
形成し、該ＭＯＳトランジスタ上に第１の層間絶縁膜を
堆積し、該第１の層間絶縁膜に上記ＭＯＳトランジスタ
のソース・ドレイン拡散層の一方に至るコンタクトホー
ルを形成し、該コンタクトホール内にコンタクトプラグ
を形成し、該コンタクトプラグを含む上記第１の層間絶
縁膜上に下部電極材料及び強誘電体材料を順次堆積し、
該下部電極材料及び強誘電体材料を、マスクを用いてパ
ターニングして下部電極及び強誘電体膜を形成し、全面
に第２の層間絶縁膜を形成し、上記強誘電体膜上の該第
２の層間絶縁膜に開口部を形成し、ドライエッチングを
行うことにより、該開口部から露出した上記強誘電体膜
の表面を平坦化し、その後、該開口部を埋設するように
全面に上部電極材料を堆積し、パターニングすることに
より、上部電極を形成することを特徴とする、半導体メ
モリ素子の製造方法。 - 【請求項２】 シリコン基板上にＭＯＳトランジスタを
形成し、該ＭＯＳトランジスタ上に第１の層間絶縁膜を
積層し、該第１の層間絶縁膜に上記ＭＯＳトランジスタ
のソース・ドレイン拡散層の一方に至るコンタクトホー
ルを形成し、該コンタクトホール内にコンタクトプラグ
を形成し、該コンタクトプラグを含む上記第１の層間絶
縁膜上に下部電極材料及び強誘電体材料を順次堆積し、
ドライエッチング又はケミカルメカニカルポリッシング
法により、該強誘電体材料の表面を平坦化し、その後、
該強誘電体材料上に上部電極材料を堆積し、上記下部電
極材料、強誘電体材料及び上部電極材料を、マスクを用
いてパターニングして下部電極、強誘電体膜及び上部電
極を形成し、全面に第２の絶縁膜を堆積し、上記上部電
極上に開口部を形成し、配線材料を堆積し、パターニン
グしてドライブラインを形成することを特徴とする、半
導体メモリ素子の製造方法。 - 【請求項３】 上記ドライエッチング又はケミカルメカ
ニカルポリッシングにより上記堆積した強誘電体材料の
膜厚の２０％以上、且つ５０％以下を除去することを特
徴とする、請求項１又は請求項２記載の半導体メモリ素
子の製造方法。 - 【請求項４】 ハロゲンガスとハロゲン化合物ガスと炭
化水素ガスとからなる混合ガスをエッチングガスとして
上記ドライエッチングを行うことを特徴とする、請求項
１乃至請求項３に記載の半導体メモリ素子の製造方法。 - 【請求項５】 上記平坦化を行った後、５００℃以上、
且つ７００℃以下で、且つ、酸素、窒素又は酸素及び窒
素の混合ガスの雰囲気中で熱処理することにより、上記
ドライエッチングによる上記強誘電体膜のダメージを回
復させることを特徴とする、請求項１乃至請求項４のい
ずれかに記載の半導体メモリ素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11019394A JP2000223666A (ja) | 1999-01-28 | 1999-01-28 | 半導体メモリ素子の製造方法 |
| US09/451,848 US6232174B1 (en) | 1998-04-22 | 1999-12-01 | Methods for fabricating a semiconductor memory device including flattening of a capacitor dielectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11019394A JP2000223666A (ja) | 1999-01-28 | 1999-01-28 | 半導体メモリ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000223666A true JP2000223666A (ja) | 2000-08-11 |
Family
ID=11998075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11019394A Pending JP2000223666A (ja) | 1998-04-22 | 1999-01-28 | 半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000223666A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198324A (ja) * | 2000-11-22 | 2002-07-12 | Sharp Corp | Ｆｒａｍおよびｄｒａｍ用途のための高温電極およびバリア構造物 |
| JP2002203949A (ja) * | 2000-12-20 | 2002-07-19 | Samsung Electronics Co Ltd | 強誘電体キャパシタ及びその製造方法 |
| JP2002208679A (ja) * | 2000-11-21 | 2002-07-26 | Samsung Electronics Co Ltd | 強誘電体メモリ装置及びその製造方法 |
| JP2002324893A (ja) * | 2001-04-25 | 2002-11-08 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| JP2002334970A (ja) * | 2001-05-08 | 2002-11-22 | Nec Corp | 半導体装置の製造方法 |
| JP2002343791A (ja) * | 2001-05-18 | 2002-11-29 | Sharp Corp | 誘電体薄膜の製造方法並びに強誘電体装置 |
| JP2003282831A (ja) * | 2001-11-10 | 2003-10-03 | Samsung Electronics Co Ltd | 強誘電体キャパシタ及びその製造方法 |
| JP2006261443A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009246181A (ja) * | 2008-03-31 | 2009-10-22 | Tdk Corp | 電子部品 |
| CN113421881A (zh) * | 2021-05-26 | 2021-09-21 | 复旦大学 | 通过金属扩散调节铁电存储器表面层有效厚度的方法 |
-
1999
- 1999-01-28 JP JP11019394A patent/JP2000223666A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208679A (ja) * | 2000-11-21 | 2002-07-26 | Samsung Electronics Co Ltd | 強誘電体メモリ装置及びその製造方法 |
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| JP4626925B2 (ja) * | 2001-05-08 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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| US8257984B2 (en) | 2001-11-10 | 2012-09-04 | Samsung Electronics Co., Ltd. | Ferroelectric capacitor and method of manufacturing the same |
| JP2006261443A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009246181A (ja) * | 2008-03-31 | 2009-10-22 | Tdk Corp | 電子部品 |
| CN113421881A (zh) * | 2021-05-26 | 2021-09-21 | 复旦大学 | 通过金属扩散调节铁电存储器表面层有效厚度的方法 |
| CN113421881B (zh) * | 2021-05-26 | 2022-08-19 | 复旦大学 | 通过金属扩散调节铁电存储器表面层有效厚度的方法 |
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