JP2002324893A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2002324893A JP2002324893A JP2001127879A JP2001127879A JP2002324893A JP 2002324893 A JP2002324893 A JP 2002324893A JP 2001127879 A JP2001127879 A JP 2001127879A JP 2001127879 A JP2001127879 A JP 2001127879A JP 2002324893 A JP2002324893 A JP 2002324893A
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Abstract
(57)【要約】
【課題】上部電極の収縮等の寸法変動が起こっても、キ
ャパシタ容量に変化を与えないで、メモリ動作マージン
を十分に確保することができる半導体記憶装置を提供す
ることを目的とする。 【解決手段】上下電極の間に強誘電体膜が挟持されて構
成されるキャパシタの上部電極と強誘電体膜との間に、
一定面積を有する開口が形成された絶縁膜が介在されて
なるキャパシタを備える半導体記憶装置。
ャパシタ容量に変化を与えないで、メモリ動作マージン
を十分に確保することができる半導体記憶装置を提供す
ることを目的とする。 【解決手段】上下電極の間に強誘電体膜が挟持されて構
成されるキャパシタの上部電極と強誘電体膜との間に、
一定面積を有する開口が形成された絶縁膜が介在されて
なるキャパシタを備える半導体記憶装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置及び
その製造方法に関し、より詳細には、半導体集積回路と
キャパシタとを組み合わせて動作させる半導体記憶装置
及びその製造方法に関する。
その製造方法に関し、より詳細には、半導体集積回路と
キャパシタとを組み合わせて動作させる半導体記憶装置
及びその製造方法に関する。
【０００２】
【従来の技術】通常、強誘電体材料を用いた不揮発性メ
モリは、キャパシタの構成によって、プレーナー型とス
タック型の２種類に大別される。両者の違いは、プレー
ト電極がキャパシタの上部電極であるか下部電極である
かによって判断することができる。つまり、キャパシタ
の下部電極がプレート電極であればプレーナー型であ
り、上部電極がプレート電極であればスタック型であ
る。スタック型キャパシタによって構成される不揮発性
メモリは、図１３に示すように、拡散領域（Ｓ）との導
通部をキャパシタ部直下に配置でき、拡散領域（Ｓ）と
下部電極とを接続できるため、プレーナー型よりも高集
積化しやすいというメリットがある。その一方、下部電
極と拡散領域との間の接続工程をキャパシタ形成前に行
う必要があるため、製造工程が複雑である。また、通常
使用される下部電極材料と接続プラグ材料とが反応する
ため、その間にバリア膜を介在させる等、電極構造等が
複雑である。よって、現在のところは、プレーナー型の
キャパシタを用いることが強誘電体メモリ（ＦＥＲＡ
Ｍ）の主流である。
モリは、キャパシタの構成によって、プレーナー型とス
タック型の２種類に大別される。両者の違いは、プレー
ト電極がキャパシタの上部電極であるか下部電極である
かによって判断することができる。つまり、キャパシタ
の下部電極がプレート電極であればプレーナー型であ
り、上部電極がプレート電極であればスタック型であ
る。スタック型キャパシタによって構成される不揮発性
メモリは、図１３に示すように、拡散領域（Ｓ）との導
通部をキャパシタ部直下に配置でき、拡散領域（Ｓ）と
下部電極とを接続できるため、プレーナー型よりも高集
積化しやすいというメリットがある。その一方、下部電
極と拡散領域との間の接続工程をキャパシタ形成前に行
う必要があるため、製造工程が複雑である。また、通常
使用される下部電極材料と接続プラグ材料とが反応する
ため、その間にバリア膜を介在させる等、電極構造等が
複雑である。よって、現在のところは、プレーナー型の
キャパシタを用いることが強誘電体メモリ（ＦＥＲＡ
Ｍ）の主流である。
【０００３】一般的なプレーナー型キャパシタを有する
強誘電体メモリの製造法を図１４〜２０を用いて説明す
る。まず、図１４に示すように、通常のＣＭＯＳトラン
ジスタが形成された半導体基板１上に、シリコン酸化膜
２、バリア膜である酸化チタン膜３、Ｐｔ下部電極層４
ａ、ＳＢＴ強誘電体膜５ａ、Ｐｔ上部電極層６ａを順に
成膜し、フォトレジスト法にて上部電極加工用のレジス
トパターン７を形成する。次いで、図１５に示すよう
に、Ｐｔ上部電極層６ａをエッチングして上部電極６を
形成した後、レジストパターン７を除去する。
強誘電体メモリの製造法を図１４〜２０を用いて説明す
る。まず、図１４に示すように、通常のＣＭＯＳトラン
ジスタが形成された半導体基板１上に、シリコン酸化膜
２、バリア膜である酸化チタン膜３、Ｐｔ下部電極層４
ａ、ＳＢＴ強誘電体膜５ａ、Ｐｔ上部電極層６ａを順に
成膜し、フォトレジスト法にて上部電極加工用のレジス
トパターン７を形成する。次いで、図１５に示すよう
に、Ｐｔ上部電極層６ａをエッチングして上部電極６を
形成した後、レジストパターン７を除去する。
【０００４】続いて、図１６に示すように、フォトレジ
スト法にて強誘電体膜加工用のレジストパターン８を形
成し、図１７に示すように、このレジストパターン８を
マスクとして用いて、ＳＢＴ強誘電体膜５ａをエッチン
グしてキャパシタ強誘電体膜５を形成した後、レジスト
パターン８を除去する。次に、図１８に示すように、フ
ォトレジスト法にてＰｔ下部電極層加工用のレジストパ
ターン９を形成し、図１９に示すように、このレジスト
パターン９をマスクとしてＰｔ下部電極４ａをエッチン
グして下部電極４を形成した後、レジストパターン９を
除去する。その後、図１１及び１２に示すように、Ａｌ
2Ｏ3又はＴｉＯ2の１２ａ、層間絶縁膜１２ｂ等の堆
積、コンタクトホールの開口、プラグ１３の形成、配線
１４の形成等の工程を経て、プレーナー型のキャパシタ
を有する強誘電体メモリが完成する。
スト法にて強誘電体膜加工用のレジストパターン８を形
成し、図１７に示すように、このレジストパターン８を
マスクとして用いて、ＳＢＴ強誘電体膜５ａをエッチン
グしてキャパシタ強誘電体膜５を形成した後、レジスト
パターン８を除去する。次に、図１８に示すように、フ
ォトレジスト法にてＰｔ下部電極層加工用のレジストパ
ターン９を形成し、図１９に示すように、このレジスト
パターン９をマスクとしてＰｔ下部電極４ａをエッチン
グして下部電極４を形成した後、レジストパターン９を
除去する。その後、図１１及び１２に示すように、Ａｌ
2Ｏ3又はＴｉＯ2の１２ａ、層間絶縁膜１２ｂ等の堆
積、コンタクトホールの開口、プラグ１３の形成、配線
１４の形成等の工程を経て、プレーナー型のキャパシタ
を有する強誘電体メモリが完成する。
【０００５】
【発明が解決しようとする課題】上記の強誘電体メモリ
の製造方法においては、一連のエッチング工程によっ
て、キャパシタ強誘電体膜５は少なからずダメージを受
けている。よって、通常、Ｐｔ下部電極４のエッチング
後に、キャパシタの強誘電性回復のために熱処理を行
う。しかし、この際、図２０に示すように、Ｐｔ上部電
極６は収縮し、歪が発生する。この収縮により、Ｐｔ上
部電極６のサイズがばらつき、結果としてキャパシタ容
量がばらつく。通常、強誘電体メモリは各キャパシタの
電荷量により“０”と“１”を判定するため、キャパシ
タ容量のばらつきがメモリ動作マージンを減少させてし
まうという問題がある。本発明は上記課題に鑑みなされ
たものであり、上部電極の収縮等の寸法変動が起こって
も、キャパシタ容量に変化を与えないで、メモリ動作マ
ージンを十分に確保することができる半導体記憶装置を
提供することを目的とする。
の製造方法においては、一連のエッチング工程によっ
て、キャパシタ強誘電体膜５は少なからずダメージを受
けている。よって、通常、Ｐｔ下部電極４のエッチング
後に、キャパシタの強誘電性回復のために熱処理を行
う。しかし、この際、図２０に示すように、Ｐｔ上部電
極６は収縮し、歪が発生する。この収縮により、Ｐｔ上
部電極６のサイズがばらつき、結果としてキャパシタ容
量がばらつく。通常、強誘電体メモリは各キャパシタの
電荷量により“０”と“１”を判定するため、キャパシ
タ容量のばらつきがメモリ動作マージンを減少させてし
まうという問題がある。本発明は上記課題に鑑みなされ
たものであり、上部電極の収縮等の寸法変動が起こって
も、キャパシタ容量に変化を与えないで、メモリ動作マ
ージンを十分に確保することができる半導体記憶装置を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、上下電
極の間に強誘電体膜が挟持されて構成されるキャパシタ
の上部電極と強誘電体膜との間に、一定面積を有する開
口が形成された絶縁膜が介在されてなるキャパシタを備
える半導体記憶装置が提供される。また、本発明によれ
ば、下部電極材料層及び強誘電体膜を形成し、該強誘電
体膜上に一定面積を有する開口が形成された絶縁膜を形
成し、該絶縁膜上に上部電極材料層を形成し、前記開口
を完全に被覆するように前記上部電極材料層、絶縁膜、
強誘電体膜、下部電極材料層を順次パターニングして上
部電極、強誘電体膜及び下部電極とからなるキャパシタ
を形成し、得られたキャパシタを熱処理することからな
る半導体記憶装置の製造方法が提供される。
極の間に強誘電体膜が挟持されて構成されるキャパシタ
の上部電極と強誘電体膜との間に、一定面積を有する開
口が形成された絶縁膜が介在されてなるキャパシタを備
える半導体記憶装置が提供される。また、本発明によれ
ば、下部電極材料層及び強誘電体膜を形成し、該強誘電
体膜上に一定面積を有する開口が形成された絶縁膜を形
成し、該絶縁膜上に上部電極材料層を形成し、前記開口
を完全に被覆するように前記上部電極材料層、絶縁膜、
強誘電体膜、下部電極材料層を順次パターニングして上
部電極、強誘電体膜及び下部電極とからなるキャパシタ
を形成し、得られたキャパシタを熱処理することからな
る半導体記憶装置の製造方法が提供される。
【０００７】
【発明の実施の形態】本発明の半導体記憶装置は、通
常、強誘電体膜を備えるキャパシタのほかに、通常の半
導体集積回路が形成されて構成される。キャパシタは、
上下電極、キャパシタ強誘電体膜及び一定面積を有する
開口を有する絶縁膜を備える限り、どのような形態のも
のであってもよく、例えば、スタック型、プレーナー型
等が挙げられる。なかでも、プレーナー型であることが
適切である。いいかえると、本発明の半導体記憶装置に
おけるキャパシタは、通常、ＭＯＳトランジスタ等から
なる集積回路に接続されるが、この場合、キャパシタの
上部電極が、ＭＯＳトランジスタの拡散領域と接続され
た形態であることが適当である。
常、強誘電体膜を備えるキャパシタのほかに、通常の半
導体集積回路が形成されて構成される。キャパシタは、
上下電極、キャパシタ強誘電体膜及び一定面積を有する
開口を有する絶縁膜を備える限り、どのような形態のも
のであってもよく、例えば、スタック型、プレーナー型
等が挙げられる。なかでも、プレーナー型であることが
適切である。いいかえると、本発明の半導体記憶装置に
おけるキャパシタは、通常、ＭＯＳトランジスタ等から
なる集積回路に接続されるが、この場合、キャパシタの
上部電極が、ＭＯＳトランジスタの拡散領域と接続され
た形態であることが適当である。
【０００８】キャパシタを構成する上下部電極は、キャ
パシタ電極として機能するものであれば、どのような材
料、膜厚、形状で形成されたものであってもよいし、上
部電極と下部電極との大きさ及び／又は形状は、異なっ
ていてもよい。上下部電極の材料としては、白金、イリ
ジウム、ロジウム又はそれらの酸化物等の単層膜又は積
層膜が挙げられる。強誘電体膜は、例えば、ＳＢＴ、Ｓ
ＢＴＮ、ＰＺＴ、ＰＬＺＴ等の種々の強誘電体膜を使用
することができる。また、強誘電体膜の膜厚は、得よう
とするキャパシタの特性、用いた材料等により適宜調整
することができ、例えば、１００〜４００ｎｍ程度、あ
るいはさらなる薄膜が挙げられる。
パシタ電極として機能するものであれば、どのような材
料、膜厚、形状で形成されたものであってもよいし、上
部電極と下部電極との大きさ及び／又は形状は、異なっ
ていてもよい。上下部電極の材料としては、白金、イリ
ジウム、ロジウム又はそれらの酸化物等の単層膜又は積
層膜が挙げられる。強誘電体膜は、例えば、ＳＢＴ、Ｓ
ＢＴＮ、ＰＺＴ、ＰＬＺＴ等の種々の強誘電体膜を使用
することができる。また、強誘電体膜の膜厚は、得よう
とするキャパシタの特性、用いた材料等により適宜調整
することができ、例えば、１００〜４００ｎｍ程度、あ
るいはさらなる薄膜が挙げられる。
【０００９】また、強誘電体膜と上部電極との間には、
絶縁膜が介在している。この絶縁膜は、その一部に一定
の開口面積で形成された開口を有しており、上部電極が
その開口を完全に被覆するように配置しており、上部電
極と強誘電体膜とは、その開口を通じて互いに接触する
ことにより、設計したとおりのキャパシタ容量を有する
ことができる。絶縁膜は、通常行われる強誘電体膜のダ
メージ回復のための熱処理温度で変質、膨張及び収縮等
の寸法変動が起こりにくく（いいかえると、熱膨張係数
が小さく）かつ、得られるキャパシタの性能／特性に影
響を与えないような材料で形成することが好ましい。具
体的には、酸化チタン、酸化アルミニウム等の単層膜又
は積層膜が挙げられる。また、膜厚は５０〜１００ｎｍ
程度が挙げられる。開口面積は、強誘電体膜の材料、得
られるキャパシタの特性等を考慮して、適宜調整するこ
とができる。
絶縁膜が介在している。この絶縁膜は、その一部に一定
の開口面積で形成された開口を有しており、上部電極が
その開口を完全に被覆するように配置しており、上部電
極と強誘電体膜とは、その開口を通じて互いに接触する
ことにより、設計したとおりのキャパシタ容量を有する
ことができる。絶縁膜は、通常行われる強誘電体膜のダ
メージ回復のための熱処理温度で変質、膨張及び収縮等
の寸法変動が起こりにくく（いいかえると、熱膨張係数
が小さく）かつ、得られるキャパシタの性能／特性に影
響を与えないような材料で形成することが好ましい。具
体的には、酸化チタン、酸化アルミニウム等の単層膜又
は積層膜が挙げられる。また、膜厚は５０〜１００ｎｍ
程度が挙げられる。開口面積は、強誘電体膜の材料、得
られるキャパシタの特性等を考慮して、適宜調整するこ
とができる。
【００１０】本発明の半導体記憶装置の製造方法では、
まず、下部電極材料層及び強誘電体膜を形成する。これ
らは、通常、半導体基板上に形成される。半導体基板と
しては、シリコン等の元素半導体、ＧａＡｓ等の化合物
半導体、ＳＯＩ、多層ＳＯＩ基板等のいずれでもよい。
また、半導体基板と下部電極材料膜との間には、ＬＯＣ
ＯＳ法、トレンチ素子分離法、ＳＴＩ法等による素子分
離領域；トランジスタ、抵抗、キャパシタ又はこれらが
組み合わせられた回路等；層間絶縁膜、保護絶縁膜、中
間層、バリア層、拡散防止膜等、配線種々の機能、材料
による膜が任意に形成されていてもよい。下部電極材料
層及び強誘電体膜材料は、通常、半導体基板全面に形成
する。下部電極材料層は、スパッタ法、ＣＶＤ法、蒸着
法、ＥＢ法等の種々の方法によって形成することができ
る。また、強誘電体膜は、真空蒸着法、スパッタリング
法、レーザーアブレーション法等の物理的方法や、有機
金属化合物を出発原料とし、これを熱分解酸化して酸化
物強誘電体を得るＭＯＣＶＤ（Metal Organic Chemidal
Vapor Deposition）法、ＭＯＤ（Metal Organic Depos
ition）法又はゾルゲル法等の化学的方法により形成す
ることができる。
まず、下部電極材料層及び強誘電体膜を形成する。これ
らは、通常、半導体基板上に形成される。半導体基板と
しては、シリコン等の元素半導体、ＧａＡｓ等の化合物
半導体、ＳＯＩ、多層ＳＯＩ基板等のいずれでもよい。
また、半導体基板と下部電極材料膜との間には、ＬＯＣ
ＯＳ法、トレンチ素子分離法、ＳＴＩ法等による素子分
離領域；トランジスタ、抵抗、キャパシタ又はこれらが
組み合わせられた回路等；層間絶縁膜、保護絶縁膜、中
間層、バリア層、拡散防止膜等、配線種々の機能、材料
による膜が任意に形成されていてもよい。下部電極材料
層及び強誘電体膜材料は、通常、半導体基板全面に形成
する。下部電極材料層は、スパッタ法、ＣＶＤ法、蒸着
法、ＥＢ法等の種々の方法によって形成することができ
る。また、強誘電体膜は、真空蒸着法、スパッタリング
法、レーザーアブレーション法等の物理的方法や、有機
金属化合物を出発原料とし、これを熱分解酸化して酸化
物強誘電体を得るＭＯＣＶＤ（Metal Organic Chemidal
Vapor Deposition）法、ＭＯＤ（Metal Organic Depos
ition）法又はゾルゲル法等の化学的方法により形成す
ることができる。
【００１１】次いで、強誘電体膜上に一定面積を有する
開口が形成された絶縁膜を形成する。このような絶縁膜
は、通常、まず、例えば、真空蒸着法、スパッタリング
法、ＣＶＤ法の種々の方法により、得られた基板上全面
に絶縁膜を形成し、その後、絶縁膜上全面にレジストを
塗布し、公知のフォトリソグラフィ及びエッチング技術
を用いて、レジストに所定形状の開口を形成してレジス
トパターンを形成し、さらにこのレジストパターンをマ
スクとして用いて、絶縁膜をエッチングして開口を形成
することにより形成することができる。得られた絶縁膜
上に上部電極材料層を形成する。このような上部電極材
料層は、絶縁膜上全面に、下部電極材料層と同様に形成
することができる。
開口が形成された絶縁膜を形成する。このような絶縁膜
は、通常、まず、例えば、真空蒸着法、スパッタリング
法、ＣＶＤ法の種々の方法により、得られた基板上全面
に絶縁膜を形成し、その後、絶縁膜上全面にレジストを
塗布し、公知のフォトリソグラフィ及びエッチング技術
を用いて、レジストに所定形状の開口を形成してレジス
トパターンを形成し、さらにこのレジストパターンをマ
スクとして用いて、絶縁膜をエッチングして開口を形成
することにより形成することができる。得られた絶縁膜
上に上部電極材料層を形成する。このような上部電極材
料層は、絶縁膜上全面に、下部電極材料層と同様に形成
することができる。
【００１２】次いで、絶縁膜の開口を完全に被覆するよ
うに上部電極材料層、絶縁膜、強誘電体膜、下部電極材
料層を順次パターニングする。ここでのパターニング
は、上記したように、上部電極材料層上にレジストを塗
布し、フォトリソグラフィ及びエッチング技術により、
絶縁膜の開口を完全に被覆するような所望形状のレジス
トパターンを形成し、このレジストパターンをマスクと
して、上部電極材料層、絶縁膜を連続的に順次パターニ
ングすることにより行うことができる。これにより、上
部電極が、その後の熱処理等によるどのような寸法の変
動が生じても、開口に規定された面積で必ず強誘電体膜
と接触することができるため、常に、設計されたキャパ
シタ容量を得ることができる。なお、ここでのパターニ
ングは、上記のレジストパターンをマスクとして用い
て、上部電極材料層及び絶縁膜のほか、強誘電体膜及び
下部電極材料層を連続的に順次行ってもよいし、上部電
極材料層及び絶縁膜をパターニングした後、別のレジス
トパターンを形成し、そのレジストパターンをマスクと
して用いて強誘電体膜をパターニングし、同様のマスク
工程を行って、さらに別のレジストパターンをマスクと
して用いて下部電極をパターニングしてもよいし、強誘
電体膜及び下部電極を同じレジストパターンをマスクと
して用いて、連続的に順次パターニングしてもよい。な
かでも、プレーナー型のキャパシタ形成のための電極の
取り出し等を考慮すると、上部電極材料層及び絶縁膜
と、強誘電体膜と、下部電極材料とにそれぞれレジスト
パターンを形成し、パターニングすることが適当であ
る。これにより、上部電極、強誘電体膜及び下部電極と
からなるキャパシタを形成することができる。
うに上部電極材料層、絶縁膜、強誘電体膜、下部電極材
料層を順次パターニングする。ここでのパターニング
は、上記したように、上部電極材料層上にレジストを塗
布し、フォトリソグラフィ及びエッチング技術により、
絶縁膜の開口を完全に被覆するような所望形状のレジス
トパターンを形成し、このレジストパターンをマスクと
して、上部電極材料層、絶縁膜を連続的に順次パターニ
ングすることにより行うことができる。これにより、上
部電極が、その後の熱処理等によるどのような寸法の変
動が生じても、開口に規定された面積で必ず強誘電体膜
と接触することができるため、常に、設計されたキャパ
シタ容量を得ることができる。なお、ここでのパターニ
ングは、上記のレジストパターンをマスクとして用い
て、上部電極材料層及び絶縁膜のほか、強誘電体膜及び
下部電極材料層を連続的に順次行ってもよいし、上部電
極材料層及び絶縁膜をパターニングした後、別のレジス
トパターンを形成し、そのレジストパターンをマスクと
して用いて強誘電体膜をパターニングし、同様のマスク
工程を行って、さらに別のレジストパターンをマスクと
して用いて下部電極をパターニングしてもよいし、強誘
電体膜及び下部電極を同じレジストパターンをマスクと
して用いて、連続的に順次パターニングしてもよい。な
かでも、プレーナー型のキャパシタ形成のための電極の
取り出し等を考慮すると、上部電極材料層及び絶縁膜
と、強誘電体膜と、下部電極材料とにそれぞれレジスト
パターンを形成し、パターニングすることが適当であ
る。これにより、上部電極、強誘電体膜及び下部電極と
からなるキャパシタを形成することができる。
【００１３】その後、得られたキャパシタを熱処理す
る。ここでの熱処理は、パターニング等により強誘電体
膜に導入されたダメージを回復するために行うものであ
り、例えば、炉アニールにより、酸化雰囲気下、３００
〜５００℃程度、１０〜９０分間程度行うことが適当で
ある。熱処理は、炉アニール、ランプアニール、ＲＴＡ
等種々の方法で行うことができる。
る。ここでの熱処理は、パターニング等により強誘電体
膜に導入されたダメージを回復するために行うものであ
り、例えば、炉アニールにより、酸化雰囲気下、３００
〜５００℃程度、１０〜９０分間程度行うことが適当で
ある。熱処理は、炉アニール、ランプアニール、ＲＴＡ
等種々の方法で行うことができる。
【００１４】以下、本発明の半導体記憶装置及びその製
造方法の実施の形態を図面に基づいて説明する。この実
施の形態の半導体記憶装置は、図１１及び１２に示すよ
うに、キャパシタの上部電極がＭＯＳトランジスタのソ
ースに接続されて構成される。キャパシタは、半導体基
板１上にシリコン酸化膜２及びバリア膜である酸化チタ
ン３を介して、下部電極４、キャパシタ強誘電体膜５及
び上部電極６が積層されて構成される。また、上部電極
６とキャパシタ強誘電体膜５との間には、一定面積の開
口を有する絶縁膜１０が形成されており、上部電極６と
強誘電体５との接触面積がこの開口によって規定されて
いる。
造方法の実施の形態を図面に基づいて説明する。この実
施の形態の半導体記憶装置は、図１１及び１２に示すよ
うに、キャパシタの上部電極がＭＯＳトランジスタのソ
ースに接続されて構成される。キャパシタは、半導体基
板１上にシリコン酸化膜２及びバリア膜である酸化チタ
ン３を介して、下部電極４、キャパシタ強誘電体膜５及
び上部電極６が積層されて構成される。また、上部電極
６とキャパシタ強誘電体膜５との間には、一定面積の開
口を有する絶縁膜１０が形成されており、上部電極６と
強誘電体５との接触面積がこの開口によって規定されて
いる。
【００１５】キャパシタの上部電極６はコンタクトプラ
グ１３及び配線１４を介してＭＯＳトランジスタのソー
スに接続されている。また、下部電極４には、同様にコ
ンタクトプラグ１３及び配線１４が接続されて接続がと
られている。このような構成の半導体記憶装置は、以下
の方法によって形成することができる。まず、図１に示
すように、通常のＣＭＯＳトランジスタが形成された半
導体基板１上に、シリコン酸化膜２、バリア膜である酸
化チタン３、Ｐｔ下部電極層４ａ、ＳＢＴ強誘電体膜５
ａを順に成膜する。ＳＢＴ強誘電体膜５ａはゾルゲル法
により塗布し、酸素雰囲気下、６００〜８００℃程度の
温度で３０分間焼成した。なお、この塗布及び焼成は、
所望の膜厚のＳＢＴ強誘電体膜を得るために複数回繰り
返して行ってもよい。
グ１３及び配線１４を介してＭＯＳトランジスタのソー
スに接続されている。また、下部電極４には、同様にコ
ンタクトプラグ１３及び配線１４が接続されて接続がと
られている。このような構成の半導体記憶装置は、以下
の方法によって形成することができる。まず、図１に示
すように、通常のＣＭＯＳトランジスタが形成された半
導体基板１上に、シリコン酸化膜２、バリア膜である酸
化チタン３、Ｐｔ下部電極層４ａ、ＳＢＴ強誘電体膜５
ａを順に成膜する。ＳＢＴ強誘電体膜５ａはゾルゲル法
により塗布し、酸素雰囲気下、６００〜８００℃程度の
温度で３０分間焼成した。なお、この塗布及び焼成は、
所望の膜厚のＳＢＴ強誘電体膜を得るために複数回繰り
返して行ってもよい。
【００１６】次に、図２に示すように、絶縁保護膜とし
て酸化アルミニウム膜１０を、膜厚５０ｎｍ〜１００ｎ
ｍで成膜し、フォトレジスト法により開口を有するレジ
ストパターン１１を形成する。続いて、図３に示すよう
に、レジストパターン１１をマスクとして用いて、酸化
アルミニウム膜１０をエッチングして開口１５を形成し
た後、レジストパターン１１を除去する。次いで、図４
に示すように、得られた半導体基板１上に、Ｐｔ上部電
極層６ａを成膜し、フォトレジスト法により上部電極加
工用のレジストパターン７を形成し、図５に示すよう
に、このレジストパターン７をマスクとして用いて、Ｐ
ｔ上部電極層６ａ及び酸化アルミニウム膜１０をエッチ
ングし、所望の形状にパターニングして上部電極６を形
成した後、レジストパターン7を除去する。
て酸化アルミニウム膜１０を、膜厚５０ｎｍ〜１００ｎ
ｍで成膜し、フォトレジスト法により開口を有するレジ
ストパターン１１を形成する。続いて、図３に示すよう
に、レジストパターン１１をマスクとして用いて、酸化
アルミニウム膜１０をエッチングして開口１５を形成し
た後、レジストパターン１１を除去する。次いで、図４
に示すように、得られた半導体基板１上に、Ｐｔ上部電
極層６ａを成膜し、フォトレジスト法により上部電極加
工用のレジストパターン７を形成し、図５に示すよう
に、このレジストパターン７をマスクとして用いて、Ｐ
ｔ上部電極層６ａ及び酸化アルミニウム膜１０をエッチ
ングし、所望の形状にパターニングして上部電極６を形
成した後、レジストパターン7を除去する。
【００１７】続いて、図６に示すように、得られた半導
体基板１上に、フォトレジスト法によりＳＢＴ強誘電体
膜加工用のレジストパターン８を形成し、図７に示すよ
うに、このレジストパターン８をマスクとして用いてＳ
ＢＴ強誘電体膜をエッチングしてキャパシタ強誘電体膜
５を形成した後、レジストパターン８を除去する。さら
に、図８に示すように、得られた半導体基板１上に、フ
ォトレジスト法により下部電極加工用のレジストパター
ン９を形成し、図９に示すように、このレジストパター
ン９をマスクとして用いて、Ｐｔ下部電極層をエッチン
グして下部電極４を形成した後、レジストパターンを除
去する。
体基板１上に、フォトレジスト法によりＳＢＴ強誘電体
膜加工用のレジストパターン８を形成し、図７に示すよ
うに、このレジストパターン８をマスクとして用いてＳ
ＢＴ強誘電体膜をエッチングしてキャパシタ強誘電体膜
５を形成した後、レジストパターン８を除去する。さら
に、図８に示すように、得られた半導体基板１上に、フ
ォトレジスト法により下部電極加工用のレジストパター
ン９を形成し、図９に示すように、このレジストパター
ン９をマスクとして用いて、Ｐｔ下部電極層をエッチン
グして下部電極４を形成した後、レジストパターンを除
去する。
【００１８】次いで、キャパシタ強誘電体膜５のダメー
ジ回復のために、酸素雰囲気下、４００℃程度の温度で
３０分間程度のアニールを行うことによって、図１０に
示すように、上部電極６が収縮する。その後、Ａｌ2Ｏ3
又はＴｉＯ2の保護膜１２ａ、層間絶縁膜１２ｂ等の堆
積、コンタクトホールの開口、プラグ１３の形成、配線
１４の形成等の工程を経て、プレーナー型のキャパシタ
を有する強誘電体メモリが完成する。なお、図１１の下
部電極と上部電極との取り出しは、プラグではなく、メ
タル配線１４による埋め込みでもよい。このようにして
得られた半導体記憶装置によれば、上部電極６とキャパ
シタ強誘電体膜５との間に、開口面積が一定の酸化アル
ミニウム膜１０が形成されているため、上部電極６が収
縮しても、キャパシタ強誘電体膜５との接触面積が変化
せず、設計どおりのキャパシタ容量を得ることができ
る。
ジ回復のために、酸素雰囲気下、４００℃程度の温度で
３０分間程度のアニールを行うことによって、図１０に
示すように、上部電極６が収縮する。その後、Ａｌ2Ｏ3
又はＴｉＯ2の保護膜１２ａ、層間絶縁膜１２ｂ等の堆
積、コンタクトホールの開口、プラグ１３の形成、配線
１４の形成等の工程を経て、プレーナー型のキャパシタ
を有する強誘電体メモリが完成する。なお、図１１の下
部電極と上部電極との取り出しは、プラグではなく、メ
タル配線１４による埋め込みでもよい。このようにして
得られた半導体記憶装置によれば、上部電極６とキャパ
シタ強誘電体膜５との間に、開口面積が一定の酸化アル
ミニウム膜１０が形成されているため、上部電極６が収
縮しても、キャパシタ強誘電体膜５との接触面積が変化
せず、設計どおりのキャパシタ容量を得ることができ
る。
【００１９】
【発明の効果】本発明によれば、キャパシタの上部電極
と強誘電体膜との間に、一定面積を有する開口が形成さ
れた絶縁膜が介在されてなるキャパシタを備えるため、
上部電極と強誘電体膜との接触が絶縁膜の開口を通して
行われることとなり、絶縁膜の開口面積が、上部電極と
強誘電体膜との接触面積に固定されるため、キャパシタ
の上部電極の収縮等による接触面積の変動を回避するこ
とができ、キャパシタ容量を決定する寸法制御が可能と
なり、ばらつきを防止し、メモリとしての動作マージン
を確保できる。よって、安定な動作を確保することがで
き、得られた半導体記憶装置の信頼性を向上させること
が可能となる。
と強誘電体膜との間に、一定面積を有する開口が形成さ
れた絶縁膜が介在されてなるキャパシタを備えるため、
上部電極と強誘電体膜との接触が絶縁膜の開口を通して
行われることとなり、絶縁膜の開口面積が、上部電極と
強誘電体膜との接触面積に固定されるため、キャパシタ
の上部電極の収縮等による接触面積の変動を回避するこ
とができ、キャパシタ容量を決定する寸法制御が可能と
なり、ばらつきを防止し、メモリとしての動作マージン
を確保できる。よって、安定な動作を確保することがで
き、得られた半導体記憶装置の信頼性を向上させること
が可能となる。
【００２０】また、絶縁膜が、酸化アルミニウム又は酸
化チタンである場合には、上部電極及び強誘電体膜との
反応を生じさせず、熱処理等による寸法変動を最小限に
とどめることが可能となる。特に、酸化アルミニウムや
酸化チタンを用いる場合には、水素ブロック効果を有す
るため、強誘電体膜への水素の進入を防止することがで
き、キャパシタの水素への耐性を向上させることがで
き、高寿命化を図ることが可能となる。さらに、本発明
の半導体記憶装置の製造方法によれば、特に複雑な工程
を経ることなく、簡便かつシンプルな方法で、キャパシ
タ容量のばらつきを防止することができ、歩止まりの向
上、さらには製造コストの低減を可能とする。
化チタンである場合には、上部電極及び強誘電体膜との
反応を生じさせず、熱処理等による寸法変動を最小限に
とどめることが可能となる。特に、酸化アルミニウムや
酸化チタンを用いる場合には、水素ブロック効果を有す
るため、強誘電体膜への水素の進入を防止することがで
き、キャパシタの水素への耐性を向上させることがで
き、高寿命化を図ることが可能となる。さらに、本発明
の半導体記憶装置の製造方法によれば、特に複雑な工程
を経ることなく、簡便かつシンプルな方法で、キャパシ
タ容量のばらつきを防止することができ、歩止まりの向
上、さらには製造コストの低減を可能とする。
【図１】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図２】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図３】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図４】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図５】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図６】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図７】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図８】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図９】本発明の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図１０】本発明の半導体記憶装置の製造方法を説明す
るための要部の概略断面工程図である。
るための要部の概略断面工程図である。
【図１１】本発明の半導体記憶装置の一例を示す要部の
概略断面図である。
概略断面図である。
【図１２】本発明の半導体記憶装置であるプレーナー型
のキャパシタを備える半導体記憶装置の回路図である。
のキャパシタを備える半導体記憶装置の回路図である。
【図１３】スタック型のキャパシタを備える半導体記憶
装置の回路図である。
装置の回路図である。
【図１４】従来の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図１５】従来の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図１６】従来の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図１７】従来の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図１８】従来の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図１９】従来の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図２０】従来の半導体記憶装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
１ 半導体基板 ２ シリコン酸化膜 ３ 酸化チタン膜 ４ Ｐｔ下部電極層 ４ａ 下部電極 ５ 強誘電膜 ５ａ ＳＢＴ強誘電膜 ６ 上部電極 ６ａ Ｐｔ上部電極層 ７、８、９、１１ レジストパターン １０ 酸化アルミニウム膜（絶縁膜） １２ａ 保護膜 １２ｂ 層間絶縁膜 １３ プラグ １４ 配線 １５ 開口
Claims (3)
- 【請求項１】 上下電極の間に強誘電体膜が挟持されて
構成されるキャパシタの上部電極と強誘電体膜との間
に、一定面積を有する開口が形成された絶縁膜が介在さ
れてなるキャパシタを備える半導体記憶装置。 - 【請求項２】 絶縁膜が、酸化アルミニウム又は酸化チ
タンである請求項１に記載の半導体装置。 - 【請求項３】 下部電極材料層及び強誘電体膜を形成
し、該強誘電体膜上に一定面積を有する開口が形成され
た絶縁膜を形成し、該絶縁膜上に上部電極材料層を形成
し、前記開口を完全に被覆するように前記上部電極材料
層、絶縁膜、強誘電体膜、下部電極材料層を順次パター
ニングして上部電極、強誘電体膜及び下部電極とからな
るキャパシタを形成し、得られたキャパシタを熱処理す
ることからなる半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127879A JP2002324893A (ja) | 2001-04-25 | 2001-04-25 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127879A JP2002324893A (ja) | 2001-04-25 | 2001-04-25 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324893A true JP2002324893A (ja) | 2002-11-08 |
Family
ID=18976673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001127879A Pending JP2002324893A (ja) | 2001-04-25 | 2001-04-25 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002324893A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0997883A (ja) * | 1995-09-29 | 1997-04-08 | Sony Corp | 半導体メモリ素子のキャパシタ構造及びその形成方法 |
| JPH11163288A (ja) * | 1997-11-26 | 1999-06-18 | Nec Corp | 容量及びその製造方法 |
| JP2000091540A (ja) * | 1998-07-02 | 2000-03-31 | Samsung Electronics Co Ltd | キャパシタの製造方法及びその構造 |
| JP2000150825A (ja) * | 1998-11-13 | 2000-05-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2000223666A (ja) * | 1999-01-28 | 2000-08-11 | Sharp Corp | 半導体メモリ素子の製造方法 |
| JP2000357777A (ja) * | 1999-06-04 | 2000-12-26 | Internatl Business Mach Corp <Ibm> | 強誘電体キャパシタおよび強誘電体／ｃｍｏｓ集積化構造 |
-
2001
- 2001-04-25 JP JP2001127879A patent/JP2002324893A/ja active Pending
Patent Citations (6)
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| JP2000357777A (ja) * | 1999-06-04 | 2000-12-26 | Internatl Business Mach Corp <Ibm> | 強誘電体キャパシタおよび強誘電体／ｃｍｏｓ集積化構造 |
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