JP2006128274A - 強誘電体キャパシタおよび強誘電体メモリの製造方法 - Google Patents
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Abstract
【課題】 製造工程および製造後において特性が劣化しにくく、かつ信頼性の高い強誘電体キャパシタおよび強誘電体メモリの製造方法を提供する。
【解決手段】 本発明にかかる強誘電体メモリ1000の製造方法は、(a)基体10の上方に下部電極層20、強誘電体層30、および第1の上部電極層40を順次積層することにより強誘電体積層体を形成する工程と、(b)前記強誘電体積層体にアニール処理を行う工程と、(c)前記強誘電体積層体を所定の形状にパターニングする工程と、を含む。
【選択図】 図6
【解決手段】 本発明にかかる強誘電体メモリ1000の製造方法は、(a)基体10の上方に下部電極層20、強誘電体層30、および第1の上部電極層40を順次積層することにより強誘電体積層体を形成する工程と、(b)前記強誘電体積層体にアニール処理を行う工程と、(c)前記強誘電体積層体を所定の形状にパターニングする工程と、を含む。
【選択図】 図6
Description
本発明は、強誘電体キャパシタおよび強誘電体メモリの製造方法に関する。本発明は、特に、アニール工程を有する強誘電体キャパシタおよび強誘電体メモリの製造方法に関する。
近年、強誘電体メモリの研究開発が盛んに行われている。強誘電体メモリは、下部電極層と上部電極層との間に強誘電体層が形成されたキャパシタ構造をとる。このような強誘電体メモリの製造プロセスにおいて、アニール工程は、強誘電体特性を決める重要な工程である。
従来の強誘電体メモリの製造プロセスにおいて、アニール工程は、下部電極層、強誘電体層、上部電極層が積層された強誘電体積層体が所定の形状にパターニングされた後に行われている(特開平10−223855号公報)。
特開平10−223855号公報
本発明の目的は、製造工程において特性が劣化しにくく、かつ信頼性の高い強誘電体メモリの製造方法を提供することにある。
本発明にかかる強誘電体キャパシタの製造方法は、
(a)基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
(b)前記強誘電体積層体にアニール処理を行う工程と、
(c)前記強誘電体積層体を所定の形状にパターニングする工程と、
を含む。
(a)基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
(b)前記強誘電体積層体にアニール処理を行う工程と、
(c)前記強誘電体積層体を所定の形状にパターニングする工程と、
を含む。
かかる形態によれば、パターニング工程の前にアニール処理が行われるため、アニール処理の前にパターニング工程が行われる場合と比べて、アニール処理の時点で強誘電体層および上部電極層の面積が大きいため、アニール処理による上部電極層の伸縮の影響を受けにくく、上部電極層と強誘電体層との界面等におけるダメージが小さい。よって、かかる製造方法によれば、製造工程において特性が劣化しにくく、かつ信頼性の高い強誘電体キャパシタが得られる。特に、約2μm四方以下の微小な強誘電体キャパシタサイズにおいて、極めて大きな効果がある。
本発明にかかる強誘電体キャパシタの製造方法において、前記上部電極層は、複数の層であることができる。
本発明にかかる強誘電体キャパシタの製造方法において、前記工程(a)では、基体の上方に下部電極層、強誘電体層、および第1の上部電極層を順次積層し、前記工程(b)と前記工程(c)の間に、第2の上部電極層を第1の上部電極層の上方に積層する工程、をさらに含むことができる。
かかる態様によれば、複数の上部電極層のうち、第1の上部電極層のみがアニール処理されるため、強誘電体層は、第2の上部電極層がアニール処理によって伸縮するときに生じる応力の影響を受けない。よって、本発明にかかる強誘電体キャパシタの製造方法によれば、アニール処理による特性の劣化を抑制することができる。
本発明にかかる強誘電体キャパシタの製造方法において、
前記第2の上部電極層の上方に、第3の上部電極層を積層する工程、
をさらに含むことができる。
前記第2の上部電極層の上方に、第3の上部電極層を積層する工程、
をさらに含むことができる。
本発明にかかる強誘電体キャパシタの製造方法において、
前記第1の上部電極層は、白金からなり、
前記第2の上部電極層は、酸化イリジウムからなり、
前記第3の上部電極層は、イリジウムからなることができる。
前記第1の上部電極層は、白金からなり、
前記第2の上部電極層は、酸化イリジウムからなり、
前記第3の上部電極層は、イリジウムからなることができる。
第2の上部電極層として酸化イリジウムを用いることにより、強誘電体層への水素等による還元種の拡散を防止することができる。また、アニール処理によって白金が伸縮し、応力が生じた場合に、かかる応力を緩和することができる。
本発明にかかる強誘電体メモリの製造方法は、上述した強誘電体キャパシタの製造方法を用いることができる。
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
1.強誘電体メモリの製造方法
図1〜図5は、本発明の実施形態に係る強誘電体メモリの製造方法を模式的に示す断面図である。
図1〜図5は、本発明の実施形態に係る強誘電体メモリの製造方法を模式的に示す断面図である。
以下に、強誘電体メモリの製造方法の一例を説明する。
(1)まず、図1に示すように、基体10を用意する。基体10は、例えば、シリコン基板とその上に形成された酸化シリコン膜から構成されていてもよい。さらに、基体10には、トランジスタ等の機能デバイスが形成されてもよい。
次に、基体10の上に、下部電極のための導電層20a(以下、下部電極層20a)、強誘電体層のための層30a(以下、強誘電体層30a)、および上部電極のための導電層40a(以下、第1の上部電極層40a)を順次積層して、強誘電体積層体200を形成する。
下部電極層20aは、強誘電体キャパシタの電極と成り得るものであれば、特に限定されない。下部電極層20aは、例えば、Pt、Ir等の貴金属や、その酸化物(例えば、IrOx等)、SrRu複合酸化物を材料として用いることができる。また、下部電極層20aは、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。下部電極層20aの成膜方法としては、スパッタ法、真空蒸着、CVD等の公知の方法が用いられる。
強誘電体層30aの材質としては、Pb、Zr、Tiを構成元素として含む酸化物からなるPZT系強誘電体を用いて形成されていてもよい。あるいは、TiサイトにNbをドーピングしたPb(Zr、Ti、Nb)O3(PZTN)を適用してもよい。あるいは、これらの材料に限定されるものではなく、例えばSBT系、BST系、BIT系、BLT系のいずれを適用してもよい。強誘電体層30aの成膜方法としては、溶液塗布法(ゾル・ゲル法、MOD(Metal Organic Decomposition)法などを含む)、スパッタ法、CVD(Chemical Vapor Deposition)法などがある。
第1の上部電極層40aの成膜工程では、下部電極層20aと同様の材料、及び成膜方法を用いることができる。
(2)次に、強誘電体積層体200にアニール処理を行う。アニール処理は、たとえば、酸素雰囲気下、650℃〜700℃で5分〜60分程度行うことができる。アニール処理を行うことにより、良好な特性を有する強誘電体層30aを得ることができる。
(3)次に、図2に示すように、第2の上部電極層42aおよび第3の上部電極層44aを順次積層する。
第2の上部電極層42aおよび第3の上部電極層44aの成膜工程では、下部電極層20aと同様の材料、及び成膜方法を用いることができるが、好ましくは、第1の上部電極層40aとしては、白金を用い、第2の上部電極層42aとしては、酸化イリジウムを用い、第3の上部電極層44aの材料としては、イリジウムを用いる。
(4)次に、強誘電体積層体200、第2の上部電極層42aおよび第3の上部電極層44aをパターニングして、図4に示すように、強誘電体キャパシタ100を形成する。まず、図3に示すように、フォトリソグラフィ技術によりレジスト層Rを第3の上部電極層44a上に形成する。
ついで、強誘電体積層体200、第2の上部電極層42aおよび第3の上部電極層44aにおいて、レジスト層Rから露出する部分をエッチングし、図4に示すように、強誘電体キャパシタ100を形成する。エッチングは、材質または膜厚に応じて適切な方法を選択することができ、ドライエッチング法やウェットエッチング法が例示できる。ここで強誘電体キャパシタ100のサイズは、2μm四方以下であることが好ましい。本発明にかかる強誘電体メモリは、2μm四方以下の強誘電体キャパシタを有する場合に、顕著な効果を奏するからである。効果の詳細については、実験例において後述する。
(5)次に、図5に示すように、バリア膜50を形成する。バリア膜50は、強誘電体キャパシタ100を被覆する。バリア膜50の材質としては、たとえば、酸化アルミニウムを適用することができるが、強誘電体層30を水素等の還元種から保護できる材質であればよく、酸化シリコン、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン等を適用してもよい。バリア膜50の成膜方法としては、原子層化学的気相成長法(ALCVD)のような化学的気相成長法(CVD)や、スパッタ法、真空蒸着法等の物理的気相成長法(PVD)を適用することができる。
以上の製造方法により、本実施の形態にかかる強誘電体メモリが得られる。上述した製造方法によれば、後述するように、製造工程において特性が劣化しにくく、かつ信頼性の高い強誘電体メモリを製造することができる。
アニール処理を行うことによって、下部電極層、強誘電体層、上部電極層を安定化させることができるが、パターニング工程の後にアニール工程を行うと、アニール工程によって上部電極層が伸縮し、上部電極層と強誘電体層との界面等がダメージを受けることにより、強誘電体メモリの分極量やリーク特性等の特性が劣化することがある。
そこで、本実施の形態にかかる強誘電体メモリの製造方法によれば、アニール処理をパターニング工程の前に行うため、アニール処理の前にパターニング工程を行う場合と比べて、アニール処理の時点で強誘電体層および上部電極層の面積が大きいため、強誘電体層が上部電極層の伸縮の影響を受けにくく、上部電極層と強誘電体層との界面等におけるダメージが小さい。また、パターニングを行った後にアニールする場合に生じる強誘電体キャパシタ端部のダメージが、かかる製造方法の場合には生じない。よって、かかる製造方法によれば、製造工程において特性が劣化しにくく、かつ信頼性の高い強誘電体メモリが得られる。
2.強誘電体メモリ
本発明の実施の形態にかかる強誘電体メモリは、上述した製造工程により製造することができる。図6は、本発明にかかる強誘電体メモリの一例を模式的に示す断面図である。
本発明の実施の形態にかかる強誘電体メモリは、上述した製造工程により製造することができる。図6は、本発明にかかる強誘電体メモリの一例を模式的に示す断面図である。
強誘電体メモリ1000は、強誘電体キャパシタ100と、基体10とを含む。強誘電体キャパシタ100は、基体10上に形成されている下部電極層20と、下部電極層20上に形成されている強誘電体層30と、強誘電体層30上に形成されている第1の上部電極層40と、第2の上部電極層42と、第3の上部電極層44とを含む。また、強誘電体メモリ1000は、強誘電体キャパシタ100を被覆するように形成されたバリア膜50を含む。
基体10は、基板11と、トランジスタ16と、第1のコンタクト部86と、第2のコンタクト部78と、第1の絶縁層17と、素子分離領域18とを含む。トランジスタ16は、基板19上に形成されたソース12およびドレイン15、ゲート絶縁膜13、ゲート14を含んで構成される。なお、トランジスタ16は、公知の手法で形成することができる。
第1の絶縁層17には、コンタクトホール88および84が形成され、かかるコンタクトホール88および84には、電気伝導性を有する第1のコンタクト部86および第2のコンタクト部78が形成されている。第1のコンタクト部86および第2のコンタクト部78のそれぞれは、基板11の面に垂直方向に延出して形成され、第1の絶縁層17を貫通している。第1のコンタクト部86の一方の端部には、トランジスタ16のソース12が電気的に接続され、他方の端部には、強誘電体キャパシタ100の下部電極層20が電気的に接続されている。第2のコンタクト部78の一方の端部には、トランジスタ16のドレイン15が電気的に接続され、他方の端部には、後述する配線72に電気的に接続されている。
さらに強誘電体メモリ1000は、第1の絶縁層17上に形成された第2の絶縁層90と、第3のコンタクト部74と、配線(またはパッド)70および72とを含む。第2の絶縁層90には、コンタクトホール76、80が形成されている。コンタクトホール76は、強誘電体キャパシタ100上の第1のバリア層50を貫通して形成されている。コンタクトホール80は、基体10上の第1のバリア層50を貫通して形成されている。コンタクトホール76、80には、電気伝導性を有する第3のコンタクト部74および第2のコンタクト部78が形成されている。第3のコンタクト部74の一方の端部には、強誘電体キャパシタ100の第3の上部電極層44が電気的に接続され、他方の端部には、配線70が接続されている。第2のコンタクト部78によって、トランジスタ16と配線72の電気的接続が図られている。第2のコンタクト部78は、第2の絶縁層90、バリア膜50、および第1の絶縁層17を一括でエッチングすることにより形成されたコンタクトホール80および84に、一層で形成される。
なお、本実施の形態では、いわゆるスタック構造を有する1T1C型強誘電体メモリの製造工程について説明したが、上述した製造方法は、この他に、プレーナ構造の1T1C型、2T2C型や単純マトリクス型(クロスポイント型)などの各種のセル方式を用いた強誘電体メモリの製造工程にも適用することが可能である。
3.実験例
本実施の形態にかかる強誘電体メモリおよび従来の強誘電体メモリのリーク量および分極量を測定した。その結果を図7〜図10に示す。図7および図9は、強誘電体メモリの分極量の分布を示す図である。図8および図10は、強誘電体メモリのリーク量を示す図である。
本実施の形態にかかる強誘電体メモリおよび従来の強誘電体メモリのリーク量および分極量を測定した。その結果を図7〜図10に示す。図7および図9は、強誘電体メモリの分極量の分布を示す図である。図8および図10は、強誘電体メモリのリーク量を示す図である。
以下に、測定に用いた強誘電体メモリのサンプルについて説明する。
下部電極層20の材質としては、白金を用いた。第1の上部電極層40の材質としては、白金を用いた。第2の上部電極層42の材質としては、酸化イリジウムを用いた。第3の上部電極層44の材質としては、イリジウムを用いた。下部電極層20の膜厚は、2000Åとし、第1の上部電極層40の膜厚は、1000Åとし、第2の上部電極層42の膜厚は、1000Åとし、第3の上部電極層44の膜厚は、500Åとした。
強誘電体層30の材質は、PZTNを用いた。強誘電体層30の膜厚は、1500Åとした。
本実施の形態にかかる強誘電体メモリのサンプルは、上述した製造工程により得られたものであり、従来の強誘電体メモリのサンプルは、上述した工程(2)のアニール処理を、工程(4)のパターニング工程の後に行うことにより得られたものである。
以上のサンプルについてそれぞれ残留分極量2Prおよびリーク量を求めた。
図7および図8は、強誘電体キャパシタのサイズが約1μm四方の強誘電体メモリの測定結果を示す。図7および図8において、符号aで示す値は、本実施の形態にかかる強誘電体メモリの分布を示し、符号bで示す値は、従来の強誘電体メモリの分布を示す。
図7によれば、従来の強誘電体メモリの分極量の中心点(50%に対応する分極量の値)が、約15μC/cm2であるのに対し、本実施の形態にかかる分極量の中心点が、約20μC/cm2である。よって、本実施の形態にかかる強誘電体メモリの分極量が、従来の強誘電体メモリの分極量に比べて著しく向上したことが確認された。
図8によれば、従来の強誘電体メモリのリーク量の中心点が、約3×10−6A/cm2であるのに対し、本実施の形態にかかるリーク量の中心点が、約1×10−6A/cm2である。よって、本実施の形態にかかる強誘電体メモリのリーク量が、従来の強誘電体メモリのリーク量に比べて減少したことが確認された。
本発明が,約2μm四方以下の強誘電体キャパシタサイズで効果がある例を以下に示す。
図9および図10は、強誘電体キャパシタのサイズが約5μm四方の強誘電体メモリの測定結果を示す。図9および図10において、符号cで示す値は、本発明の製造方法により得られた強誘電体メモリの分布を示し、符号dで示す値は、従来の強誘電体メモリの分布を示す。
図9および図10は、強誘電体キャパシタのサイズが約5μm四方の強誘電体メモリの測定結果を示す。図9および図10において、符号cで示す値は、本発明の製造方法により得られた強誘電体メモリの分布を示し、符号dで示す値は、従来の強誘電体メモリの分布を示す。
図9によれば、本実施の形態にかかる強誘電体メモリの分極量が、従来の強誘電体メモリの分極量に比べて低下していることが確認された。また、図10によれば、本実施の形態にかかる強誘電体メモリのリーク量が、従来の強誘電体メモリのリーク量に比べて増大していることが確認された。
しかし、図9および図10の符号cで示す値は、図7および図8の符号aで示す値より、ばらつきがあり、信頼性に劣ることがわかる。即ち、より微細加工した場合に、信頼性の高い測定結果が得られることが確認された。
また、従来の強誘電体メモリの測定結果と本実施の形態にかかる強誘電体メモリの測定結果との差において、強誘電体キャパシタのサイズが約1μm四方の強誘電体メモリの測定結果は、強誘電体キャパシタのサイズが約5μm四方の強誘電体メモリの測定結果に比べて、本発明の効果が顕著であることが確認された。
以上、本発明に好適な実施の形態について述べたが、本発明はこれらに限定されるものではなく、本発明の要旨の範囲内で各種の態様を取り得る。
10 基体、11 基板、12 ソース、13 ゲート絶縁膜、14 ゲート、15 ドレイン、16 トランジスタ、17 第1の絶縁層、18 素子分離領域、20 下部電極層、30 強誘電体層、40 第1の上部電極層、42 第2の上部電極層、44 第3の上部電極層、50 バリア膜、70、72 配線、74 第3のコンタクト部、76、80、84、88 コンタクトホール、78 第2のコンタクト部、86 第1のコンタクト部、90 第2の絶縁層、100 強誘電体キャパシタ、1000 強誘電体メモリ
Claims (6)
- (a)基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
(b)前記強誘電体積層体にアニール処理を行う工程と、
(c)前記強誘電体積層体を所定の形状にパターニングする工程と、
を含む、強誘電体キャパシタの製造方法。 - 請求項1において、
前記上部電極層は、複数の層である、強誘電体キャパシタの製造方法。 - 請求項1または2において、
前記工程(a)では、基体の上方に下部電極層、強誘電体層、および第1の上部電極層を順次積層し、
前記工程(b)と前記工程(c)の間に、第2の上部電極層を第1の上部電極層の上方に積層する工程、
をさらに含む、強誘電体キャパシタの製造方法。 - 請求項3において、
前記第2の上部電極層の上方に、第3の上部電極層を積層する工程、
をさらに含む、強誘電体キャパシタの製造方法。 - 請求項4において、
前記第1の上部電極層は、白金からなり、
前記第2の上部電極層は、酸化イリジウムからなり、
前記第3の上部電極層は、イリジウムからなる、強誘電体キャパシタの製造方法。 - 請求項1乃至5のいずれかに記載の強誘電体キャパシタの製造方法を用いた、強誘電体メモリの製造方法。
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