JP4500262B2 - 半導体装置及びその製造方法 - Google Patents
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Description
先ず、本発明の第1の実施形態について説明する。図1は、本発明の第1の実施形態に係る半導体装置を示す模式図であり、図2A及び図2B乃至図7A及び図7Bは、本発明の第1の実施形態に係る半導体装置の製造方法を示す図である。なお、図2B、図4B及び図6Bは、図2A、図4A及び図6A中のI−I線に沿った断面図であり、図3B、図5B及び図7Bは、図3A、図5A及び図7A中のII−II線に沿った断面図であり、図3Cは、図3A中のIII−III線に沿った断面図である。
次に、本発明の第2の実施形態について説明する。第2の実施形態では、FeRAMセルアレイ1については、第1の実施形態と同様の製造方法を採用するが、周辺回路2の構造及び製造方法が第1の実施形態とは異なっている。図8A及び図8B乃至図10A及び図10Bは、本発明の第2の実施形態に係る半導体装置の製造方法を示す図である。なお、図8B、図9B及び図10Bは、図8A、図9A及び図10A中のII−II線に沿った断面図である。
次に、本発明の第3の実施形態について説明する。第3の実施形態は、第1の実施形態と第2の実施形態とを組み合わせたものである。図11乃至図13は、本発明の第3の実施形態に係る半導体装置の製造方法を示す図である。
ここで、実際に、本願発明者が行った第1乃至第3の実施形態についての実験について説明する。
次に、本発明の第4の実施形態について説明する。第4の実施形態では、バリアメタル膜として、順次形成されたTiN膜、Ti膜及びTiN膜からなるものを用いる。図14は、本発明の第4の実施形態における下部電極と配線との接続部位を示す断面図であり、図15は、本発明の第4の実施形態に係る半導体装置を示す断面図である。
ここで、実際に、本願発明者が行った第4の実施形態についての実験について説明する。
次に、本発明の第5の実施形態について説明する。第5の実施形態では、配線材料として、Alの代わりにIr又はPtを用いる。図17は、本発明の第5の実施形態に係る半導体装置の製造方法を示す断面図である。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
を有する半導体装置において、
前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの下端間において、前記下部電極に隙間が設けられていることを特徴とする半導体装置。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
を有する半導体装置において、
前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの上端間において、前記配線に隙間が設けられていることを特徴とする半導体装置。
前記複数のコンタクトホールがアレイ状に配置されており、
前記隙間が縞状に形成されていることを特徴とする付記1に記載の半導体装置。
前記複数のコンタクトホールがアレイ状に配置されており、
前記隙間が縞状に形成されていることを特徴とする付記2に記載の半導体装置。
前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの上端間において、前記配線に隙間が設けられていることを特徴とする付記1に記載の半導体装置。
平面視で、前記配線と前記下部電極とが重なり合う領域内において、前記コンタクトホール内の部分の面積を1としたとき、前記コンタクトホール外の部分の面積が1.9以下となっていることを特徴とする付記1に記載の半導体装置。
平面視で、前記配線と前記下部電極とが重なり合う領域内において、前記コンタクトホール内の部分の面積を1としたとき、前記コンタクトホール外の部分の面積が1.8以下となっていることを特徴とする付記2に記載の半導体装置。
平面視で、前記配線と前記下部電極とが重なり合う領域内において、前記コンタクトホール内の部分の面積を1としたとき、前記コンタクトホール外の部分の面積が1.3以下となっていることを特徴とする付記5に記載の半導体装置。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
前記下部電極と前記配線との間に形成されたバリアメタル膜と、
を有する半導体装置において、
前記バリアメタル膜は、
前記下部電極と直接接する第1のTiN膜と、
前記第1のTiN膜上に形成されたTi膜と、
前記Ti膜上に形成された第2のTiN膜と、
を有することを特徴とする半導体装置。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
前記下部電極と前記配線との間に形成されたバリアメタル膜と、
を有する半導体装置において、
前記バリアメタル膜は、
前記下部電極と直接接する第1のTiN膜と、
前記第1のTiN膜上に形成された酸化イリジウム膜と、
を有することを特徴とする半導体装置。
前記バリアメタル膜は、前記酸化イリジウム膜上に形成された第2のTiN膜を有することを特徴とする付記10に記載の半導体装置。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
前記下部電極と前記配線との間に形成されたバリアメタル膜と、
を有する半導体装置において、
前記バリアメタル膜は、
前記下部電極と直接接する第1のTiN膜と、
前記第1のTiN膜上に形成された第1のTi膜と、
前記第1のTiN膜上に形成された酸化イリジウム膜と、
前記酸化イリジウム膜上に形成された第2のTi膜と、
前記第2のTi膜上に形成された第2のTiN膜と、
を有することを特徴とする半導体装置。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
を有する半導体装置において、
前記配線は、Ir膜又はPt膜を有することを特徴とする半導体装置。
前記配線の上に形成されたTiN膜を有することを特徴とする付記13に記載の半導体装置。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有する半導体装置の製造方法において、
前記下部電極を形成する際に、前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの下端間において、前記下部電極に隙間を設けることを特徴とする半導体装置の製造方法。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有する半導体装置の製造方法において、
前記配線を形成する際に、前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの上端間において、前記配線に隙間を設けることを特徴とする半導体装置の製造方法。
前記配線を形成する際に、前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの上端間において、前記配線に隙間を設けることを特徴とする付記15に記載の半導体装置の製造方法。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールの底部及び側部にバリアメタル膜を形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有する半導体装置の製造方法において、
前記バリアメタル膜を形成する工程は、
前記下部電極と直接接する第1のTiN膜を形成する工程と、
前記第1のTiN膜上にTi膜を形成する工程と、
前記Ti膜上に第2のTiN膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記第1のTiN膜を形成する工程を、第1の条件と、前記第1の条件よりも膜が前記コンタクトホールの側部に形成されやすい第2の条件との2種類の条件下で行うことを特徴とする付記18に記載の半導体装置の製造方法。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールの底部及び側部にバリアメタル膜を形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有する半導体装置の製造方法において、
前記バリアメタル膜を形成する工程は、
前記下部電極と直接接する第1のTiN膜を形成する工程と、
前記第1のTiN膜上に酸化イリジウム膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記バリアメタル膜を形成する工程は、前記酸化イリジウム膜上に第2のTiN膜を形成する工程を有することを特徴とする付記19に記載の半導体装置の製造方法。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールの底部及び側部にバリアメタル膜を形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有する半導体装置の製造方法において、
前記バリアメタル膜を形成する工程は、
前記下部電極と直接接する第1のTiN膜を形成する工程と、
前記第1のTiN膜上に第1のTi膜を形成する工程と、
前記第1のTiN膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜上に第2のTi膜を形成する工程と、
前記第2のTi膜上に第2のTiN膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記第1のTiN膜を形成する工程を、第1の条件と、前記第1の条件よりも膜が前記コンタクトホールの側部に形成されやすい第2の条件との2種類の条件下で行うことを特徴とする付記22に記載の半導体装置の製造方法。
前記バリアメタル膜を形成する工程と前記配線を形成する工程との間に、アニールを行う工程を有することを特徴とする付記22に記載の半導体装置の製造方法。
下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有する半導体装置の製造方法において、
前記配線を形成する工程は、Ir膜又はPt膜を形成する工程を有することを特徴とする半導体装置の製造方法。
前記配線を形成する工程は、
Ir又はPtからなる原料膜を形成する工程と、
前記原料膜を300℃以上のドライエッチングによりパターニングする工程と、
を有することを特徴とする付記25に記載の半導体装置の製造方法。
前記ドライエッチングの際に、エッチングガスとして、Cl2又はHBrのハロゲンガスとO2とを含有するガスを用い、前記エッチングガス中の前記ハロゲンガスの割合を0.4以下とすることを特徴とする付記25に記載の半導体装置の製造方法。
前記配線を形成する工程は、
Ir又はPtからなる原料膜を形成する工程と、
前記原料膜上にTiN膜を形成する工程と、
レジストマスクを用いて前記TiN膜をパターニングすることにより、ハードマスクを形成する工程と、
前記レジストマスクを除去する工程と、
前記ハードマスクを用いて前記原料膜をパターニングする工程と、
を有することを特徴とする付記25に記載の半導体装置の製造方法。
Claims (8)
- 強誘電体メモリセルアレイの周辺回路に設けられ、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
前記下部電極と前記配線との間に形成されたバリアメタル膜と、
を有し、
前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの下端間において、前記下部電極に隙間が設けられており、
前記バリアメタル膜は、
前記下部電極と直接接する第1のTiN膜と、
前記第1のTiN膜上に形成された第1のTi膜と、
前記第1のTiN膜上に形成された酸化イリジウム膜と、
前記酸化イリジウム膜上に形成された第2のTi膜と、
前記第2のTi膜上に形成された第2のTiN膜と、
を有することを特徴とする半導体装置。 - 強誘電体メモリセルアレイの周辺回路に設けられ、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
前記下部電極と前記配線との間に形成されたバリアメタル膜と、
を有し、
前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの上端間において、前記配線に隙間が設けられており、
前記バリアメタル膜は、
前記下部電極と直接接する第1のTiN膜と、
前記第1のTiN膜上に形成された第1のTi膜と、
前記第1のTiN膜上に形成された酸化イリジウム膜と、
前記酸化イリジウム膜上に形成された第2のTi膜と、
前記第2のTi膜上に形成された第2のTiN膜と、
を有することを特徴とする半導体装置。 - 強誘電体メモリセルアレイの周辺回路に設けられ、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
前記下部電極と前記配線との間に形成されたバリアメタル膜と、
を有し、
前記バリアメタル膜は、
前記下部電極と直接接する第1のTiN膜と、
前記第1のTiN膜上に形成された第1のTi膜と、
前記第1のTiN膜上に形成された酸化イリジウム膜と、
前記酸化イリジウム膜上に形成された第2のTi膜と、
前記第2のTi膜上に形成された第2のTiN膜と、
を有することを特徴とする半導体装置。 - 強誘電体メモリセルアレイの周辺回路に設けられ、下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタと、
前記強誘電体キャパシタ上に形成され、前記下部電極に対して複数のコンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記コンタクトホールを介して前記下部電極に接続された配線と、
前記下部電極と前記配線との間に形成されたバリアメタル膜と、
を有し、
前記配線は、Ir膜又はPt膜を有し、
前記バリアメタル膜は、
前記下部電極と直接接する第1のTiN膜と、
前記第1のTiN膜上に形成された第1のTi膜と、
前記第1のTiN膜上に形成された酸化イリジウム膜と、
前記酸化イリジウム膜上に形成された第2のTi膜と、
前記第2のTi膜上に形成された第2のTiN膜と、
を有することを特徴とする半導体装置。 - 下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを強誘電体メモリセルアレイの周辺回路に形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールの底部及び側部にバリアメタル膜を形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有し、
前記下部電極を形成する際に、前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの下端間において、前記下部電極に隙間を設け、
前記バリアメタル膜を形成する工程は、
前記下部電極と直接接する第1のTiN膜を形成する工程と、
前記第1のTiN膜上に第1のTi膜を形成する工程と、
前記第1のTiN膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜上に第2のTi膜を形成する工程と、
前記第2のTi膜上に第2のTiN膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを強誘電体メモリセルアレイの周辺回路に形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールの底部及び側部にバリアメタル膜を形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有し、
前記配線を形成する際に、前記複数のコンタクトホールのうちの少なくとも2個のコンタクトホールの上端間において、前記配線に隙間を設け、
前記バリアメタル膜を形成する工程は、
前記下部電極と直接接する第1のTiN膜を形成する工程と、
前記第1のTiN膜上に第1のTi膜を形成する工程と、
前記第1のTiN膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜上に第2のTi膜を形成する工程と、
前記第2のTi膜上に第2のTiN膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを強誘電体メモリセルアレイの周辺回路に形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールの底部及び側部にバリアメタル膜を形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有し、
前記バリアメタル膜を形成する工程は、
前記下部電極と直接接する第1のTiN膜を形成する工程と、
前記第1のTiN膜上に第1のTi膜を形成する工程と、
前記第1のTiN膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜上に第2のTi膜を形成する工程と、
前記第2のTi膜上に第2のTiN膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 下部電極、強誘電体膜及び上部電極を備えた強誘電体キャパシタを強誘電体メモリセルアレイの周辺回路に形成する工程と、
前記下部電極に対して複数のコンタクトホールを備えた層間絶縁膜を前記強誘電体キャパシタ上に形成する工程と、
前記コンタクトホールの底部及び側部にバリアメタル膜を形成する工程と、
前記コンタクトホールを介して前記下部電極に接続される配線を前記層間絶縁膜上に形成する工程と、
を有し、
前記配線を形成する工程は、Ir膜又はPt膜を形成する工程を有し、
前記バリアメタル膜を形成する工程は、
前記下部電極と直接接する第1のTiN膜を形成する工程と、
前記第1のTiN膜上に第1のTi膜を形成する工程と、
前記第1のTiN膜上に酸化イリジウム膜を形成する工程と、
前記酸化イリジウム膜上に第2のTi膜を形成する工程と、
前記第2のTi膜上に第2のTiN膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
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