JP2003133292A

JP2003133292A - エッチング方法及びキャパシタ形成方法

Info

Publication number: JP2003133292A
Application number: JP2001331095A
Authority: JP
Inventors: Hideaki Yamauchi; 英敬山内
Original assignee: Applied Materials Inc
Current assignee: Applied Materials Inc
Priority date: 2001-10-29
Filing date: 2001-10-29
Publication date: 2003-05-09

Abstract

(57)【要約】【課題】メモリアレイの製造歩留りを向上させること
の可能なエッチング方法を提供する。【解決手段】基板２上に、ＩｒＯ₂膜３、Ｉｒ膜４、
ＰＺＴ膜５、ＩｒＯ₂膜６、Ｉｒ膜７、及びＰｔ膜８が
順に成膜される。次に、Ｐｔ膜８の上にハードマスク９
が形成される。この後、基板２を所定のエッチングチャ
ンバ内に入れ、静電チャック２７を有するステージ２５
上に載置する。続いて、静電チャック２７に１４００Ｖ
を超える所定の電圧を印加することにより、基板２をス
テージ上に保持する。そして、Ｐｔ膜８、Ｉｒ膜７、Ｉ
ｒＯ₂膜６、ＰＺＴ膜５、ＩｒＯ₂膜３、及びＩｒ膜４を
順にエッチングする。少なくともＰＺＴ膜５のエッチン
グ際には、静電チャック電圧が１４００Ｖを超える所定
の電圧に維持される。以上の手順により、上部電極１
０、ＰＺＴ誘電体部１１、下部電極１２からなるキャパ
シタ１が作製される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体層を含む
多層膜をエッチングする方法、及びキャパシタを形成す
る方法に関する。

【０００２】

【従来の技術】チタン酸ジルコン酸鉛(ＰＺＴ)は、酸化
物強誘電体材料の一つであり、強誘電体メモリセル用の
誘電体として使用されている。

【０００３】

【発明が解決しようとする課題】ＰＺＴを含む強誘電体
メモリセルを作製する際には、先ず、下部電極膜、ＰＺ
Ｔ膜、及び上部電極膜が基板上に形成される。次に、エ
ッチングマスクを用いて上部電極層、ＰＺＴ層、及び下
部電極層がエッチングされ、強誘電体メモリセルが作製
される。このエッチングはエッチングチャンバ内で行わ
れる。エッチングチャンバ内では、上記の各層が形成さ
れた基板は基板支持部上に静電チャックにより保持され
る。

【０００４】本発明者らは、複数の強誘電体メモリセル
を含むメモリアレイを上記の作製方法を用いて作製する
と共に、当該メモリアレイの製造歩留りについて評価し
た。その結果、高い製造歩留り実現するのは容易でない
ことが明らかとなった。本発明者らは、その原因につい
て研究を行った結果、本発明に到達した。

【０００５】本発明は、半導体装置の製造歩留りを向上
させることの可能なエッチング方法及びキャパシタの形
成方法を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明に係るエッチング
方法は、基板上に形成された強誘電体層を含む多層膜を
エッチングする方法であって、多層膜が形成された基板
を静電チャックを有する基板ステージ上に載置する工程
と、静電チャックに電圧を印加して基板ステージ上に基
板を保持する工程と、強誘電体層をエッチングする工程
と、を備える。上記のエッチングする工程において、静
電チャックに印加される電圧の電圧値が１４００Ｖを超
える値に維持される。また、上記の電圧値が１８００Ｖ
であると好適である。

【０００７】上記の方法においては、多層膜が形成され
た基板は、基板ステージ上に載置され、静電チャックに
より基板ステージ上に保持される。強誘電体層がエッチ
ングされる際には、静電チャックに印加される電圧は１
４００Ｖを超える電圧値で維持される。そのため、基板
が基板ステージに密着される。よって、基板面内におけ
るエッチング速度及びエッチング量のばらつきが低減さ
れる。

【０００８】また、基板を保持する工程において、静電
チャックに印加される電圧は単調に上昇されると好適で
ある。これにより、基板は基板ステージ上により確実に
保持される。

【０００９】また、本発明に係るエッチング方法におい
て、上記の多層膜は、強誘電体層及び金属層を含んでお
り、上記のエッチングする工程は、金属層をエッチング
するステップと、強誘電体層をエッチングするステップ
と、を含む。このようにすれば、金属層及び強誘電体層
は、それぞれの層に適したエッチング条件によりエッチ
ングされる。

【００１０】第１の金属層エッチングステップにおい
て、静電チャックに印加される電圧の電圧値は第１の値
に維持され、強誘電体層エッチングステップにおいて、
静電チャックに印加される電圧の電圧値は第２の値に維
持され、第１の値は０Ｖを超える値であり、第２の値
は、第１の値より大きく、且つ１４００Ｖを超える値で
ある。第１の金属層エッチングステップの後、静電チャ
ックに印加される電圧を一定の増加率で第１の値から第
２の値へ上昇させる。このようにしても、強誘電体層の
エッチングの際に、静電チャックに印加される電圧は１
４００Ｖを超える電圧値で維持される。

【００１１】上記の強誘電体層はＰＺＴ系強誘電体を含
むことができる。さらに、第１及び第２の金属層は、貴
金属及び導電性酸化物を含むことができる。

【００１２】本発明に係るキャパシタ形成方法は、第１
及び第２の電極の間に設けられた誘電体部を有するキャ
パシタを形成する方法であって、(１)第１の導電層、Ｐ
ＺＴ系強誘電体層、及び第２の導電層を含む多層膜を基
板上に形成する工程と、(２)基板ステージ上に基板を載
置し、静電チャックにより基板を基板ステージ上に保持
する工程と、(３)第１の導電層をエッチングして第１の
電極を形成する工程と、(４)ＰＺＴ系強誘電体層をエッ
チングして誘電体部を形成する工程と、(５)第２の導電
層をエッチングして第２の電極を形成する工程と、を含
む。上記の誘電体部を形成する工程において、静電チャ
ックに印加される電圧の電圧値が１４００Ｖを超える第
１の値である。

【００１３】また、第１の電極を形成する工程におい
て、静電チャックに印加される電圧の電圧値は第２の値
に維持され、前記第２の値は前記第１の値以下であって
もよい。さらに、上記の第２の電極を形成する工程にお
いて、静電チャックに印加される電圧の電圧値は第３の
値に維持され、第３の値は第１の値以下であってよい。
このようにしても、誘電体部を形成する際に静電チャッ
クに印加される電圧の電圧値を１４００Ｖを超える値と
できる。

【００１４】上記の第１の電極を形成する工程の後、静
電チャックに印加される電圧は上記の第２の値から上記
の第１の値へ単調に上昇されると好ましい。これによ
り、基板は基板ステージ上に確実に保持される。

【００１５】

【発明の実施の形態】以下、本発明に係るエッチング方
法の好適な実施形態について図面を参照しながら説明す
る。なお、図面の説明においては、同一の要素には同一
の符号を付し、重複する説明は省略する。

【００１６】図１は、本実施形態のエッチング方法を実
施するに好適なプラズマエッチング装置の構成の一例を
示す概略図である。図１において、プラズマエッチング
装置２０は、エッチングチャンバ２１、ガス供給源２
２、高周波電源２３、及び排気装置(図示せず)を備え
る。エッチングチャンバ２１には、ガス供給源２２から
エッチング用のガス及びアルゴン(Ａｒ)といったパージ
ガスが供給される。エッチングチャンバ２１に供給され
たガスは、排気装置により排気される。また、エッチン
グチャンバ２１内部の圧力は、排気装置により所定の圧
力に保たれる。

【００１７】エッチングチャンバ２１の内部には、高周
波電源２３より高周波電力が供給される電極２４と、基
板２が保持されるステージ２５とが設けられている。ス
テージ２５は、ベース部材２６と、このベース部材２６
の上に設けられた静電チャック２７と、この静電チャッ
ク２７をベース部材２６に固定するためのホルダー２８
とを備えている。

【００１８】静電チャック２７は、内部に電極２７ａを
有している。この電極２７ａには電気リード線２９を介
して電源装置３０が接続されている。この電源装置３０
により電極２７ａに所定の電圧を印加すると、静電チャ
ック２７と基板２との間にクーロン力が発生する。この
クーロン力により、基板２は静電チャック２７に吸着さ
れて保持される。電源装置３０には制御装置３１が接続
されている。制御装置３１はＣＰＵ３１ａ及びメモリ３
１ｂを有している。メモリ３１ｂは、静電チャック２７
の電極２７ａに印加される電圧(以下、チャック電圧と
する)を制御するプログラムを格納している。また、Ｃ
ＰＵ３１ａはメモリ３１ｂに格納されるプログラムを実
行させる。制御装置３１からは、電源装置３０に対して
チャック電圧の電圧値を決めるための信号が出力され
る。この信号に基づいて電源装置３０はチャック電圧を
制御する。この信号の波形を例示すると以下の通りであ
る。図２(ａ)〜(ｃ)は、上記の信号の波形を示す模式図
である。図２(ａ)〜(ｃ)において、横軸は時間ｔを示
し、縦軸は信号値を示す。図２(ａ)を参照すると、基板
２がステージ２５上に載置された後、信号値が時刻Ｔ₁
から時刻Ｔ₂までの間に所定の値まで一次関数状に増大
する。このように変化する信号により、チャック電圧も
また一次関数状に上昇される。その後、時刻Ｔ₃にエッ
チングが開始されるようにしてよい。時刻Ｔ₁，Ｔ₂，Ｔ
₃の各々の間隔は適宜決定されて良い。また、図２(ｂ)
に示す通り、信号値は、時刻Ｔ₁から時刻Ｔ₂までに二次
関数状又は指数関数状に増大されてもよく、図２(ｃ)に
示す通り対数関数状に増大されても良い。チャック電圧
は、所定の電圧まで上昇された後、エッチングが終了す
るまでその電圧値で維持されることができる。

【００１９】また、ベース部材２６の内部には、ヒータ
３２が備えられている。ヒータ３２には電気リード線３
３を介して温度調整器３４が接続されている。温度調整
器３４によりヒータ３２に所定の電力が供給され、ステ
ージ２５が所定の温度に保たれる。そのため、ステージ
２５に保持される基板２が所定の温度に維持される。

【００２０】以下、本実施形態のエッチング方法につい
て説明する。図３(ａ)〜(ｄ)及び図４(ａ)〜(ｃ)は、本
実施形態のエッチング方法を説明するための工程断面図
である。第１の実施形態においては、図３及び図４を参
照しながら、上部電極／ＰＺＴ(ＰｂＺｒ_xＴｉ_1-xＯ₃，
０＜ｘ＜１)誘電体部／下部電極からなるキャパシタを
形成する場合について説明する。本実施形態において
は、上述のプラズマエッチング装置２０が使用されるこ
ととする。

【００２１】（多層膜形成工程）基板２上に、酸化イリ
ジウム(ＩｒＯ₂)膜３及びイリジウム(Ｉｒ)膜４が順に
成膜される(図３(ａ))。ここで、基板２は、例えば、シ
リコン(Ｓｉ)ウエハであってよい。これらの膜３，４の
成膜には、例えば、ＣＶＤ(Chemical Vapor Depositio
n)法、又はＰＶＤ(Physical Vapor Deposition)法とい
った成膜方法を採用できる。次に、Ｉｒ膜４上にＰＺＴ
膜５が成膜される(図３(ｂ))。ＰＺＴ膜５の成膜には、
ＰＶＤ法、又はゾル・ゲル法を採用できる。続いて、Ｐ
ＺＴ膜５の上に、ＩｒＯ₂膜６、Ｉｒ膜７、及び白金(Ｐ
ｔ)膜８が順に成膜される(図３(ｃ))。これらの膜６，
７，８の成膜には、ＣＶＤ法又はＰＶＤ法を採用でき
る。

【００２２】（ハードマスク形成工程）続いて、Ｐｔ膜
８の上にハードマスク９を形成する。ハードマスク９は
ＳｉＯ ₂膜から構成することができる。また、ハードマ
スク９は、プラズマＣＶＤ法によりＳｉＯ₂層を堆積し
た後に、フォトリソグラフィによりエッチングマスクを
形成して、ＣＦ₄及びＣｌ₂を用いてＳｉＯ₂層をエッチ
ングすることにより形成される(図３(ｄ))。ハードマス
ク９は、例えば、ＴｉＮから形成されても良い。この場
合には、ＴｉＮ膜の堆積に適した堆積方法、及びＴｉＮ
膜のエッチングに適したエッチング方法を採用できる。

【００２３】（基板チャッキング工程）ハードマスク９
の形成後、プラズマエッチング装置２０のステージ２５
上に基板２を載置する。この後、電源装置３０から静電
チャック２７の電極２７ａに対して電圧が印加され、基
板２はステージ２５上に保持される。このとき、制御装
置３１から電源装置３０に対して、例えば、図２(ａ)に
示す通りの信号が出力され、この信号により、チャック
電圧は１４００Ｖを超える所定の電圧まで一定の増加率
で上昇される。チャック電圧は、所定の電圧まで上昇さ
れた後、その値で維持される。以下の説明では、チャッ
ク電圧が１８００Ｖまで上昇されて維持されるものとす
る。

【００２４】（上部電極の形成工程）温度調整器３４か
らはヒータ３２へ電力が供給されており、ステージ２５
は所定の温度に維持される。この温度は、例えば、３１
０℃とすることができる。ステージ２５上に保持された
基板２の温度が３１０℃で安定した後、ガス供給源２２
からＣｌ₂ガスおよびＯ₂ガスをエッチングチャンバ２１
に供給し、Ｐｔ膜８、Ｉｒ膜７、及びＩｒＯ₂膜６を順
にエッチングする。このエッチングの条件を例示する
と、以下の通りである。・Ｃｌ₂ガスの供給量：１０ｓｃｃｍ・Ｏ₂ガスの供給量：１５ｓｃｃｍ・チャンバ内の圧力：２．０Ｐａ・プラズマ発生用電源の出力：１,５００Ｗ・基板バイアス出力：７５０Ｗ・チャック電圧：１８００Ｖ・ステージ温度：３１０℃ このような条件におけるエッチングにより、上部電極１
０が形成される(図４(ｅ))。

【００２５】（ＰＺＴ誘電体部の形成工程）上部電極１
０が形成された後、静電チャック２７の電極２７ａに印
加される電圧を１８００Ｖに維持したまま、ＰＺＴ膜５
のエッチングを行なう。このエッチングには、ＢＣｌ₃
ガスおよびＡｒガスを使用できる。また、このエッチン
グの際には、ハードマスク１１だけでなく、上部電極１
０もまたエッチングのためのマスクとして機能する。こ
のエッチングの条件を例示すれば、以下の通りである。・ＢＣｌ₃の供給量：６０ｓｃｃｍ・Ａｒの供給量：９０ｓｃｃｍ・チャンバ内の圧力：２．０Ｐａ・プラズマ発生用電源の出力：１,５００Ｗ・基板バイアス出力：１５０Ｗ・チャック電圧：１８００Ｖ・ステージ温度：３１０℃ このような条件におけるエッチングにより、ＰＺＴ誘電
体部１１が形成される(図４(ｂ))。

【００２６】（下部電極の形成工程）続いて、Ｃｌ₂ガ
スおよびＯ₂ガスを供給し、上部電極１０の形成した時
と略同一の条件にてＩｒＯ₂膜３及びＩｒ膜４を順にエ
ッチングする。これにより、下部電極１２が形成され
る。以上の手順により、上部電極１０、ＰＺＴ誘電体部
１１、下部電極１２からなるキャパシタ１が作製される
(図４(ｃ))。なお、キャパシタ１は、上部電極１０の上
にハードマスク１１を有している。

【００２７】以上、本実施形態においては、ＰＺＴ膜５
がエッチングされる際に、チェック電圧が１８００Ｖに
設定されており、この値は１４００Ｖを超える。本発明
者らは、この電圧により、基板２はステージ２５上に強
く密着されると推定しており、その結果、基板２の温度
が基板面内で均一化されると推定している。基板２面内
の温度分布が小さくなるので、ＰＺＴ膜５のエッチング
においてエッチング速度及びサイドエッチング量といっ
たエッチング特性が均一化されると推定している。よっ
て、基板２面内の温度分布が不均一であることに起因す
る不具合が減少し、キャパシタ１の製造歩留りが向上さ
れる。

【００２８】（実施例）実施例として、本発明者らは複
数のキャパシタ１を含む半導体メモリアレイを作製し
た。以下に、この半導体メモリアレイについて説明す
る。

【００２９】図５(ａ)は、実施形態によるエッチング方
法を適用して形成されたメモリアレイの一例を示す等価
回路図である。この半導体メモリアレイ５０は、８ｋビ
ットメモリアレイである。半導体メモリアレイ５０は、
メモリセル５１、ビット線５３、及びワード線５４を有
する。メモリセル５１は、図５(ａ)に示す通り、キャパ
シタ１及び電界効果トランジスタ(Field Effect Transi
stor：ＦＥＴ)５２から構成される。キャパシタ１の平
面形状は略正方形とすることができる。図５(ｂ)は、キ
ャパシタ１のＰＺＴ誘電体部１１が呈するヒステリシス
特性を示しており、横軸は印加電界Ｅを示し、縦軸は分
極Ｐを示す。半導体メモリアレイ５０は、このヒステリ
シス特性を利用したメモリアレイであることができる。

【００３０】本発明者らは、図５(ａ)に示す半導体メモ
リアレイ５０Ａ〜５０Ｂを作製した。これら半導体メモ
リアレイの各々は、正方形状に構成されるキャパシタ１
の一辺の長さの点で異なる。半導体メモリアレイ５０Ａ
におけるキャパシタ１の一辺の長さは１．０μｍであ
り、半導体メモリアレイ５０Ｂにおけるキャパシタ１の
一辺の長さは１．４μｍであり、半導体メモリアレイ５
０Ｃにおけるキャパシタ１の一辺の長さは１．７μｍで
あり、半導体メモリアレイ５０Ｄにおけるキャパシタ１
の一辺の長さは２．０μｍである。

【００３１】半導体メモリアレイ５０Ａ〜５０Ｄのキャ
パシタ１は、上述のエッチング方法を採用して作製され
た。すなわち、ＰＺＴ膜５をエッチングしてＰＺＴ誘電
体部１１を形成する際、チャック電圧を１８００Ｖとし
た。また、ＦＥＴ５２、ビット線５３、及びワード線５
４の形成には適切な形成プロセスが採用された。半導体
メモリアレイ５０Ａ〜５０Ｂは、４枚の６インチＳｉウ
エハ４９の各々に作製された。６インチＳｉウエハ４９
上には、半導体メモリアレイ５０Ａ〜５０Ｄのそれぞれ
が５２個作製された。また、それぞれ５２個の半導体メ
モリアレイ５０Ａ〜５０Ｄは６インチＳｉウエハ上に格
子状に配置された。

【００３２】（比較例）また、発明者らは、半導体メモ
リアレイ５０Ａ〜５０Ｄと比較するため、半導体メモリ
アレイ６０Ａ〜６０Ｄを作製した。半導体メモリアレイ
６０Ａ〜６０Ｄは、ＰＺＴ誘電体部を形成する際にチャ
ック電圧を１４００Ｖとした点を除き、半導体メモリア
レイ５０Ａ〜５０Ｄと同一の作製手順及び条件により作
製された。このため、半導体メモリアレイ６０Ａ〜６０
Ｄは、半導体メモリアレイ５０Ａ〜５０Ｄと同様に、図
５(ａ)に示す構成を有する。また、キャパシタ１の一辺
の長さは、半導体メモリアレイ６０Ａにおいては１．０
μｍであり、半導体メモリアレイ６０Ｂにおいては１．
４μｍであり、半導体メモリアレイ６０Ｃにおいては
１．７μｍであり、半導体メモリアレイ６０Ｄにおいて
は２．０μｍである。

【００３３】（実施例及び比較例のメモリアレイの評価
結果）次に、半導体メモリアレイ５０Ａ〜５０Ｄ及び半
導体メモリアレイ６０Ａ〜６０Ｄの評価結果について説
明する。この評価は、ワード線５４及びビット線５３を
介してメモリセル５１のすべてに“１”の情報を書込
み、この後にメモリセル５１の記憶情報を読み取ること
により行った。“１”の情報が読み取れなかったメモリ
セルの数をメモリアレイ毎に累計してフェイル数を求め
た。図６〜図９には、このフェイル数を評価値として記
載した。“１”の情報の書き込み評価に際して印加した
書込み電圧Ｖ_Wとして２．７Ｖと５．５Ｖとを用いた。

【００３４】図６は、実施例の半導体メモリアレイ５０
Ａと、比較例の半導体メモリアレイ６０Ａとの評価結果
を示す図である。同図における各数値は、基板２(６イ
ンチＳｉウエハ)の５２個の半導体メモリアレイ５０Ａ,
６０Ａの各々について求めたフェイル数である。図６
(ａ)は電圧Ｖ_Wが２．７Ｖの場合のフェイル数を示し、
図６(ｂ)は電圧Ｖ_Wが５．５Ｖの場合のフェイル数を示
す。図６(ａ)，(ｂ)と同様にして、半導体メモリアレイ
５０Ｂ及び半導体メモリアレイ６０Ｂの評価結果を図７
(ａ)，(ｂ)に示し、半導体メモリアレイ５０Ｃ及び半導
体メモリアレイ６０Ｃの評価結果を図８(ａ)，(ｂ)に示
し、半導体メモリアレイ５０Ｄ及び半導体メモリアレイ
６０Ｄの評価結果を図９(ａ)，(ｂ)に示す。

【００３５】図６〜図９を参照すると、実施例の半導体
メモリアレイ５０Ａ〜５０Ｄにおいては、比較例の半導
体メモリアレイ６０Ａ〜６０Ｂに比べ、フェイル数は大
幅に低減されていることが分かる。このことから、本実
施形態によるエッチング方法によれば、キャパシタ１を
有するメモリアレイの製造歩留りが向上されることが理
解される。

【００３６】以上、実施形態及び実施例を参照しなが
ら、本発明によるエッチング方法及びキャパシタの作製
方法について説明したが、本発明はこれに限定されるも
のではなく、種々の変形が可能である。例えば、チャッ
ク電圧は、階段状に増加されてもよい。

【００３７】また、上記の実施形態においては、上部電
極１０、ＰＺＴ誘電体部１１、及び下部電極１２のいず
れの形成時においても、静電チャック２７に印加する電
圧を１８００Ｖとした。しかしながら、上部電極１０及
び下部電極１２の形成時には、印加電圧の電圧値は１４
００Ｖを超える値でなくともよい。例えば、印加電圧を
２００〜８００Ｖとして上部電極１０を形成した後、１
４００Ｖを超える値に上昇させてＰＺＴ誘電体部１１を
形成することができる。このとき、印加電圧は所定の関
数に従う増加率で１４００Ｖを超える値まで上昇されて
よい。また、ＰＺＴ誘電体部１１の形成後、例えば２０
０〜８００Ｖといった範囲の電圧値にまで印加電圧を低
下させ下部電極１２を形成するようにしてもよい。

【００３８】基板２としては、Ｓｉウエハ上に酸化シリ
コン(ＳｉＯ₂)膜といった絶縁膜が形成されたＳｉウエ
ハであってよい。さらに、基板２は、半導体集積回路を
製造する過程の途中にあるＳｉウエハであってもよい。

【００３９】キャパシタ１の上部電極１０は、Ｉｒ及び
ＩｒＯ₂から構成されるに限らず、白金(Ｐｔ)又はルテ
ニウム(Ｒｕ)といった貴金属、及びＩｒＯ₂やＲｕＯ₂と
いった導電性酸化物を含んで良い。また、強誘電体層と
しては、例えば、ランタン(Ｌａ)、ニオブ(Ｎｂ)、およ
びビスマス(Ｂｉ)といった元素を含有するＰＺＴを含む
ＰＺＴ系強誘電体層を用いることができる。

【００４０】

【発明の効果】以上説明したように、本発明に係るエッ
チング方法においては、誘電体層を含む多層膜が形成さ
れた基板が静電チャックを有する基板ステージ上に載置
され、静電チャックに電圧が印加され基板が基板ステー
ジ上に保持される。そして、多層膜がエッチングされ
る。このとき、静電チャックに印加される電圧の電圧値
は１４００Ｖを超える値に維持されるため、メモリアレ
イの製造歩留りを向上させることの可能なエッチング方
法を提供が提供される。

【図面の簡単な説明】

【図１】図１は、本実施形態のエッチング方法を実施す
るに好適なプラズマエッチング装置の構成の一例を示す
概略図である。

【図２】図２(ａ)〜(ｃ)は、チャック電圧の電圧値を決
めるための信号の波形を示す模式図である。

【図３】図３(ａ)〜(ｄ)は、本実施形態のエッチング方
法を説明するための工程断面図である。

【図４】図４(ａ)〜(ｃ)は、本実施形態のエッチング方
法を説明するための工程断面図である。

【図５】図５(ａ)は、実施形態によるエッチング方法を
適用して形成されたメモリアレイの一例を示す等価回路
図である。図５(ｂ)は、キャパシタ１のＰＺＴ誘電体部
１１が呈するヒステリシス特性を示すグラフである。

【図６】図６は、実施例の半導体メモリアレイ５０Ａ
と、比較例の半導体メモリアレイ６０Ａとの評価結果を
示す図である。

【図７】図７は、実施例の半導体メモリアレイ５０Ｂ
と、比較例の半導体メモリアレイ６０Ｂとの評価結果を
示す図である。

【図８】図８は、実施例の半導体メモリアレイ５０Ｃ
と、比較例の半導体メモリアレイ６０Ｃとの評価結果を
示す図である。

【図９】図９は、実施例の半導体メモリアレイ５０Ｄ
と、比較例の半導体メモリアレイ６０Ｄとの評価結果を
示す図である。

【符号の説明】

１…キャパシタ、２…基板、３…ＩｒＯ₂膜、４…Ｉｒ
膜、５…ＰＺＴ膜、６…ＩｒＯ₂膜、７…Ｉｒ膜、８…
Ｐｔ膜、９…ハードマスク、１０…上部電極、１１…Ｐ
ＺＴ誘電体部、１２…下部電極、２０…プラズマエッチ
ング装置、２１…エッチングチャンバ、２２…ガス供給
源、２３…高周波電源、２４…電極、２５…ステージ、
２７…静電チェック、３０…電源装置、３１…制御装
置、５０…メモリアレイ、５１…メモリセル、５２…Ｆ
ＥＴ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者山内英敬千葉県成田市新泉14ー３野毛平工業団地内アプライドマテリアルズジャパン株式会社内Ｆターム(参考） 5F004 AA01 BA04 BB22 BB26 CA03 DA04 DA11 DA23 DA26 DB08 DB13 EB02 EB03 EB08 5F083 FR01 JA15 JA38 JA43 PR03

Claims

【特許請求の範囲】

【請求項１】基板上に形成された強誘電体層を含む多
層膜をエッチングする方法であって、前記多層膜が形成された基板を静電チャックを有する基
板ステージ上に載置する工程と、前記静電チャックに電圧を印加して前記基板ステージ上
に前記基板を保持する工程と、前記強誘電体層をエッチングする工程と、を備え、前記エッチングする工程において、前記静電チャックに
印加される電圧の電圧値が１４００Ｖを超える値に維持
される、エッチング方法。
【請求項２】前記電圧値が１８００Ｖである、請求項
１記載のエッチング方法。
【請求項３】前記基板を保持する工程において、前記
静電チャックに印加される電圧は単調に上昇される、請
求項１又は２に記載のエッチング方法。
【請求項４】前記多層膜は、強誘電体層及び金属層を
含んでおり、前記エッチングする工程は、前記金属層をエッチングす
るステップと、前記強誘電体層をエッチングするステッ
プと、を含む、請求項１〜３のいずれかに記載のエッチ
ング方法。
【請求項５】前記強誘電体層はＰＺＴ系強誘電体を含
む、請求項１〜４のいずれかに記載のエッチング方法。
【請求項６】前記金属層は、貴金属及び導電性酸化物
を含む、請求項４記載のエッチング方法。
【請求項７】第１及び第２の電極の間に設けられた誘
電体部を有するキャパシタを形成する方法であって、第１の導電層、ＰＺＴ系強誘電体層、及び第２の導電層
を含む多層膜を基板上に形成する工程と、基板ステージ上に前記基板を載置し、静電チャックによ
り前記基板を前記基板ステージ上に保持する工程と、前記第１の導電層をエッチングして第１の電極を形成す
る工程と、前記ＰＺＴ系強誘電体層をエッチングして誘電体部を形
成する工程と、前記第２の導電層をエッチングして第２の電極を形成す
る工程と、を含み、前記誘電体部を形成する工程において、前記静電チャッ
クに印加される電圧の電圧値が１４００Ｖを超える第１
の値である、キャパシタ形成方法。
【請求項８】前記第１の電極を形成する工程におい
て、前記静電チャックに印加される電圧の電圧値は第２
の値に維持され、前記第２の値は前記第１の値以下である、請求項７に記
載のキャパシタ形成方法。
【請求項９】前記第１の電極を形成する工程の後、前
記静電チャックに印加される電圧は前記第２の値から前
記第１の値へ単調に上昇される、請求項７又は８に記載
のキャパシタ形成方法。
【請求項１０】前記第２の電極を形成する工程におい
て、前記静電チャックに印加される電圧の電圧値は第３
の値に維持され、前記第３の値は前記第１の値以下である、請求項８〜９
のいずれかに記載のキャパシタ形成方法。