JPH11307735A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JPH11307735A JPH11307735A JP10111217A JP11121798A JPH11307735A JP H11307735 A JPH11307735 A JP H11307735A JP 10111217 A JP10111217 A JP 10111217A JP 11121798 A JP11121798 A JP 11121798A JP H11307735 A JPH11307735 A JP H11307735A
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Abstract
(57)【要約】
【課題】 強誘電体膜の結晶化による結晶粒の成長が進
み、膜の表面性が非常に悪化し、強誘電体膜のリーク電
流の増加や、絶縁耐圧の低下などの強誘電体特性の悪化
の原因となる。 【解決手段】 下部Ｐｔ電極４上に所望の膜厚だけＳｒ
Ｂｉ2Ｔａ2Ｏ9膜５を形成した後、ＳｒＢｉ2Ｔａ2Ｏ9膜
５を成膜直後の全体の膜厚２００ｎｍに対して２５％、
すなわち５０ｎｍだけ除去することにより、表面の平坦
化する。その後、平坦化されたＳｒＢｉ2Ｔａ2Ｏ9膜５
上に上部Ｐｔ電極６を形成する。
み、膜の表面性が非常に悪化し、強誘電体膜のリーク電
流の増加や、絶縁耐圧の低下などの強誘電体特性の悪化
の原因となる。 【解決手段】 下部Ｐｔ電極４上に所望の膜厚だけＳｒ
Ｂｉ2Ｔａ2Ｏ9膜５を形成した後、ＳｒＢｉ2Ｔａ2Ｏ9膜
５を成膜直後の全体の膜厚２００ｎｍに対して２５％、
すなわち５０ｎｍだけ除去することにより、表面の平坦
化する。その後、平坦化されたＳｒＢｉ2Ｔａ2Ｏ9膜５
上に上部Ｐｔ電極６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
製造方法、さらに詳しくは、半導体メモリ素子のセル構
造において、キャパシタ部の誘電体膜の平坦化プロセス
に関するものである。
製造方法、さらに詳しくは、半導体メモリ素子のセル構
造において、キャパシタ部の誘電体膜の平坦化プロセス
に関するものである。
【０００２】
【従来の技術】ＤＲＡＭでは、１つのＭＯＳトランジス
タと１つのキャパシタとから構成されたメモリセルを有
するものが主流である。この１トランジスタ／１キャパ
シタ型のＤＲＡＭにおいて、近年の高集積化及び微細化
の要請に従い、セルの要領を確保することが年々困難に
なってきている。このため、電極面積を稼ぐことにより
容量を確保しようというのが一般的動向である。
タと１つのキャパシタとから構成されたメモリセルを有
するものが主流である。この１トランジスタ／１キャパ
シタ型のＤＲＡＭにおいて、近年の高集積化及び微細化
の要請に従い、セルの要領を確保することが年々困難に
なってきている。このため、電極面積を稼ぐことにより
容量を確保しようというのが一般的動向である。
【０００３】すなわち、電極構造を立体化し、電極面積
を稼ぐわけであるが、これは、プロセスを非常に複雑に
しており、現在では、限界に近づいている。更に、集積
化が進行すれば、この方法での容量の確保は困難にな
る。また、キャパシタの誘電体膜自身の薄膜化も限界に
来ている。そこで、誘電体膜にＳｒＴｉＯ3や（Ｂａ，
Ｓｒ）ＴｉＯ3等の酸化物高誘電率材料を用いて容量を
確保しようとする方法が検討されている。
を稼ぐわけであるが、これは、プロセスを非常に複雑に
しており、現在では、限界に近づいている。更に、集積
化が進行すれば、この方法での容量の確保は困難にな
る。また、キャパシタの誘電体膜自身の薄膜化も限界に
来ている。そこで、誘電体膜にＳｒＴｉＯ3や（Ｂａ，
Ｓｒ）ＴｉＯ3等の酸化物高誘電率材料を用いて容量を
確保しようとする方法が検討されている。
【０００４】一方、近年の薄膜形成技術の進展に伴っ
て、半導体メモリ技術との組み合わせにより、高密度で
且つ高速に動作する強誘電体不揮発性メモリ（ＦｅＲＡ
Ｍ）の開発が盛んである。強誘電体薄膜を用いた不揮発
性メモリはその高速書き込み／読み出し、低電圧動作、
及び書き込み／読み出しの繰り返し耐性の高さ等の点か
ら、従来の不揮発性メモリであるＥＰＲＯＭやＥＥＰＲ
ＯＭ、フラッシュメモリへの置き換えだけでなく、ＳＲ
ＡＭやＤＲＡＭ分野への置き換えも可能なメモリとし
て、実用化に向けての研究開発が盛んに行われている。
て、半導体メモリ技術との組み合わせにより、高密度で
且つ高速に動作する強誘電体不揮発性メモリ（ＦｅＲＡ
Ｍ）の開発が盛んである。強誘電体薄膜を用いた不揮発
性メモリはその高速書き込み／読み出し、低電圧動作、
及び書き込み／読み出しの繰り返し耐性の高さ等の点か
ら、従来の不揮発性メモリであるＥＰＲＯＭやＥＥＰＲ
ＯＭ、フラッシュメモリへの置き換えだけでなく、ＳＲ
ＡＭやＤＲＡＭ分野への置き換えも可能なメモリとし
て、実用化に向けての研究開発が盛んに行われている。
【０００５】強誘電体材料としては、ＰｂＺｒxＴｉ1-x
Ｏ3（以下、「ＰＺＴ」という）やＰＺＴに比べて疲労
特性がよく、低電圧駆動が可能なＳｒＢｉ2Ｔａ2Ｏ
9（以下、「ＢＳＴ」という）やＢｉ4Ｔｉ3Ｏ12（以
下、「ＢＴＯ」という）が検討されている。これらの高
誘電体や強誘電体の特性を引き出すためには、特開平９
−３６３０９号公報にも記載のように、高温（４００〜
８００℃）における酸化雰囲気での熱処理プロセスが必
要となる。また、キャパシタ分野への下部電極として
は、高温成膜プロセス時の酸化反応耐性に強いＰｔが用
いられるのが一般的である。
Ｏ3（以下、「ＰＺＴ」という）やＰＺＴに比べて疲労
特性がよく、低電圧駆動が可能なＳｒＢｉ2Ｔａ2Ｏ
9（以下、「ＢＳＴ」という）やＢｉ4Ｔｉ3Ｏ12（以
下、「ＢＴＯ」という）が検討されている。これらの高
誘電体や強誘電体の特性を引き出すためには、特開平９
−３６３０９号公報にも記載のように、高温（４００〜
８００℃）における酸化雰囲気での熱処理プロセスが必
要となる。また、キャパシタ分野への下部電極として
は、高温成膜プロセス時の酸化反応耐性に強いＰｔが用
いられるのが一般的である。
【０００６】
【発明が解決しようとする課題】しかしながら、強誘電
体であるＳＢＴやＢＴＯに対して上述の高温での酸素雰
囲気中の熱処理を行った場合、これらの強誘電体膜の結
晶化による結晶粒の成長が進み、強誘電体膜の表面性が
非常に悪化する。強誘電体膜の表面性の悪化は、強誘電
体膜のリーク電流の増加や、絶縁耐圧の低下などの強誘
電体特性の悪化の原因となる。
体であるＳＢＴやＢＴＯに対して上述の高温での酸素雰
囲気中の熱処理を行った場合、これらの強誘電体膜の結
晶化による結晶粒の成長が進み、強誘電体膜の表面性が
非常に悪化する。強誘電体膜の表面性の悪化は、強誘電
体膜のリーク電流の増加や、絶縁耐圧の低下などの強誘
電体特性の悪化の原因となる。
【０００７】また、微細キャパシタを形成する際、表面
が平坦でないため、キャパシタ面積の精度の低下や、強
誘電体膜と上部電極との密着性の低下にもつながる。強
誘電体膜の表面性を向上させるために、特開平８−２９
３５８１号公報に記載のように、下部電極をＰｔの代わ
りにＰｔを主成分としたＰｔと同じ族の他の金属成分を
含むＰｔ合金薄膜を用いる試みがなされている。
が平坦でないため、キャパシタ面積の精度の低下や、強
誘電体膜と上部電極との密着性の低下にもつながる。強
誘電体膜の表面性を向上させるために、特開平８−２９
３５８１号公報に記載のように、下部電極をＰｔの代わ
りにＰｔを主成分としたＰｔと同じ族の他の金属成分を
含むＰｔ合金薄膜を用いる試みがなされている。
【０００８】本発明は、下部電極材料に依存せずに誘電
体膜の表面性を向上させる方法を提供することを目的と
する。
体膜の表面性を向上させる方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】請求項１に記載の本発明
の半導体メモリ素子の製造方法は、下部電極、誘電体膜
及び上部電極からなるキャパシタを有する半導体メモリ
素子の製造方法において、下部電極上に所望の膜厚だけ
上記誘電体膜を形成した後、該誘電体膜を所定の量だけ
除去することにより、上記誘電体膜の表面の平坦化する
工程と、該平坦化された誘電体膜上に上記上部電極を形
成する工程とを有することを特徴とするものである。
の半導体メモリ素子の製造方法は、下部電極、誘電体膜
及び上部電極からなるキャパシタを有する半導体メモリ
素子の製造方法において、下部電極上に所望の膜厚だけ
上記誘電体膜を形成した後、該誘電体膜を所定の量だけ
除去することにより、上記誘電体膜の表面の平坦化する
工程と、該平坦化された誘電体膜上に上記上部電極を形
成する工程とを有することを特徴とするものである。
【００１０】また、請求項２に記載の本発明の半導体メ
モリ素子の製造方法は、上記誘電体膜の平坦化をドライ
エッチング又はケミカルメカニカルポリッシングにより
行うことを特徴とする、請求項１に記載の半導体メモリ
素子の製造方法である。
モリ素子の製造方法は、上記誘電体膜の平坦化をドライ
エッチング又はケミカルメカニカルポリッシングにより
行うことを特徴とする、請求項１に記載の半導体メモリ
素子の製造方法である。
【００１１】また、請求項３に記載の本発明の半導体メ
モリ素子の製造方法は、誘電体膜の上記所望の膜厚に対
して２０％以上で且つ、５０％以下だけ上記誘電体膜を
除去することを特徴とする、請求項１又は請求項２に記
載の半導体メモリ素子の製造方法である。
モリ素子の製造方法は、誘電体膜の上記所望の膜厚に対
して２０％以上で且つ、５０％以下だけ上記誘電体膜を
除去することを特徴とする、請求項１又は請求項２に記
載の半導体メモリ素子の製造方法である。
【００１２】また、請求項４に記載の本発明の半導体メ
モリ素子の製造方法は、上記誘電体膜の所望の膜厚が１
００〜２５０ｎｍであることを特徴とする、請求項１乃
至請求項３のいずれかに記載の半導体メモリ素子の製造
方法である。
モリ素子の製造方法は、上記誘電体膜の所望の膜厚が１
００〜２５０ｎｍであることを特徴とする、請求項１乃
至請求項３のいずれかに記載の半導体メモリ素子の製造
方法である。
【００１３】また、請求項５に記載の本発明の半導体メ
モリ素子の製造方法は、上記誘電体膜がビスマス系層状
構造化合物からなる強誘電体膜であることを特徴とす
る、請求項１乃至請求項４のいずれかに記載の半導体メ
モリ素子の製造方法である。
モリ素子の製造方法は、上記誘電体膜がビスマス系層状
構造化合物からなる強誘電体膜であることを特徴とす
る、請求項１乃至請求項４のいずれかに記載の半導体メ
モリ素子の製造方法である。
【００１４】また、請求項６に記載の本発明の半導体メ
モリ素子の製造方法は、上記誘電体膜がＳｒＴｉＯ3又
は（ＢａxＳｒ1-x）ＴｉＯ3（但し、０＜ｘ＜１）から
なる高誘電体膜であることを特徴とする、請求項１乃至
請求項４のいずれかに記載の半導体メモリ素子の製造方
法である。
モリ素子の製造方法は、上記誘電体膜がＳｒＴｉＯ3又
は（ＢａxＳｒ1-x）ＴｉＯ3（但し、０＜ｘ＜１）から
なる高誘電体膜であることを特徴とする、請求項１乃至
請求項４のいずれかに記載の半導体メモリ素子の製造方
法である。
【００１５】また、請求項７に記載の本発明の半導体メ
モリ素子の製造方法は、上記誘電体膜の平坦化をドライ
エッチングで行う際、エッチングガスとして、ハロゲ
ン、ハロゲン化合物及び希ガスからなる群より選ばれた
少なくとも１種類のガスを用いることを特徴とする、請
求項１乃至請求項６に記載の半導体メモリ素子の製造方
法である。
モリ素子の製造方法は、上記誘電体膜の平坦化をドライ
エッチングで行う際、エッチングガスとして、ハロゲ
ン、ハロゲン化合物及び希ガスからなる群より選ばれた
少なくとも１種類のガスを用いることを特徴とする、請
求項１乃至請求項６に記載の半導体メモリ素子の製造方
法である。
【００１６】また、請求項８に記載の本発明の半導体メ
モリ素子の製造方法は、上記エッチングガスに炭化水素
を添加することを特徴とする、請求項７に記載の半導体
メモリ素子の製造方法である。
モリ素子の製造方法は、上記エッチングガスに炭化水素
を添加することを特徴とする、請求項７に記載の半導体
メモリ素子の製造方法である。
【００１７】また、本発明は、下部電極上に誘電体層を
形成する際、所定の膜厚の誘電体層を形成し、熱処理を
施すことにより結晶化させ、誘電体層上にさらに所定の
誘電体層を形成させ、熱処理を施し、結晶化させる工程
を一又は複数回繰り返すことにより所望の膜厚の誘電体
層を形成してもよい。
形成する際、所定の膜厚の誘電体層を形成し、熱処理を
施すことにより結晶化させ、誘電体層上にさらに所定の
誘電体層を形成させ、熱処理を施し、結晶化させる工程
を一又は複数回繰り返すことにより所望の膜厚の誘電体
層を形成してもよい。
【００１８】
【実施の形態】以下、実施の形態に基づいて、本発明の
半導体メモリ素子の製造方法について説明する。
半導体メモリ素子の製造方法について説明する。
【００１９】図１は本発明の一実施の形態の半導体メモ
リ素子の製造工程図を示し、図１において、１は半導体
基板、２はシリコン酸化膜、３はＴｉＯ2密着層、４は
下部Ｐｔ電極、５はＳｒＢｉ2Ｔａ2Ｏ9膜、６は上部Ｐ
ｔ電極を示す。
リ素子の製造工程図を示し、図１において、１は半導体
基板、２はシリコン酸化膜、３はＴｉＯ2密着層、４は
下部Ｐｔ電極、５はＳｒＢｉ2Ｔａ2Ｏ9膜、６は上部Ｐ
ｔ電極を示す。
【００２０】以下、本発明の第１の実施の形態について
説明する。
説明する。
【００２１】まず、図１（ａ）に示すように、シリコン
基板１上に熱酸化により膜厚３００ｎｍのシリコン酸化
膜２を形成し、シリコン酸化膜２上に、スパッタリング
法により、ＴｉＯ2密着層３及び下部Ｐｔ電極４をそれ
ぞれ３０ｎｍ、２００ｎｍ形成する。
基板１上に熱酸化により膜厚３００ｎｍのシリコン酸化
膜２を形成し、シリコン酸化膜２上に、スパッタリング
法により、ＴｉＯ2密着層３及び下部Ｐｔ電極４をそれ
ぞれ３０ｎｍ、２００ｎｍ形成する。
【００２２】次に、図１（ｂ）に示すように、下部Ｐｔ
電極４上に、強誘電体材料として、ＭＯＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法に
より、ＳｒＢｉ2Ｔａ2Ｏ9（溶液の組成比Ｓｒ／Ｂｉ／
Ｔａ＝８／２４／２０）溶液を、スピンコートで１層５
０ｎｍ厚程度塗布し、２５０℃、５分間の乾燥工程を施
した。この工程を合計４回繰り返し、膜厚２００ｎｍ程
度のＳｒＢｉ2Ｔａ2Ｏ9膜５を得た。尚、ＳｒＢｉ2Ｔａ
2Ｏ9膜５の膜厚は１００ｎｍより薄いと強誘電特性が得
られにくくなり、また、２５０ｎｍより厚いと、ＭＯＤ
等での成膜プロセスが複雑になり、コストが上がるの
で、１００ｎｍ以上で且つ２５０ｎｍ以下であることが
望ましい。
電極４上に、強誘電体材料として、ＭＯＤ（Ｍｅｔａｌ
Ｏｒｇａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法に
より、ＳｒＢｉ2Ｔａ2Ｏ9（溶液の組成比Ｓｒ／Ｂｉ／
Ｔａ＝８／２４／２０）溶液を、スピンコートで１層５
０ｎｍ厚程度塗布し、２５０℃、５分間の乾燥工程を施
した。この工程を合計４回繰り返し、膜厚２００ｎｍ程
度のＳｒＢｉ2Ｔａ2Ｏ9膜５を得た。尚、ＳｒＢｉ2Ｔａ
2Ｏ9膜５の膜厚は１００ｎｍより薄いと強誘電特性が得
られにくくなり、また、２５０ｎｍより厚いと、ＭＯＤ
等での成膜プロセスが複雑になり、コストが上がるの
で、１００ｎｍ以上で且つ２５０ｎｍ以下であることが
望ましい。
【００２３】その後、基板温度を７００〜８００℃と
し、６０分間の酸素雰囲気中での熱処理により結晶化を
行った。
し、６０分間の酸素雰囲気中での熱処理により結晶化を
行った。
【００２４】次に、図１（ｃ）に示すように、ＥＣＲプ
ラズマエッチング装置を用い、ＳｒＢｉ2Ｔａ2Ｏ9膜５
表面のエッチングを行った。エッチングガスとして塩素
の流量を３６ＳＣＣＭ、Ｃ2Ｆ6の流量を３６ＳＣＣＭ、
メタンの流量を４ＳＣＣＭ導入し、エッチング時の圧力
を１．４ｍＴｏｒｒ、マイクロ波出力を１０００Ｗ、Ｒ
Ｆ出力を１００Ｗ、基板表面温度を−５℃とした。
ラズマエッチング装置を用い、ＳｒＢｉ2Ｔａ2Ｏ9膜５
表面のエッチングを行った。エッチングガスとして塩素
の流量を３６ＳＣＣＭ、Ｃ2Ｆ6の流量を３６ＳＣＣＭ、
メタンの流量を４ＳＣＣＭ導入し、エッチング時の圧力
を１．４ｍＴｏｒｒ、マイクロ波出力を１０００Ｗ、Ｒ
Ｆ出力を１００Ｗ、基板表面温度を−５℃とした。
【００２５】本実施の形態において、エッチング時のエ
ッチングガスとして、塩素、Ｃ2Ｆ6、メタンの混合ガス
を用いたが、本発明はこれに限定されるものではなく、
塩素の代わりに、フッ素、臭素、ヨウ素等のハロゲン、
Ｃ2Ｆ6の代わりに、ＨＦ、ＣＦ4、Ｃ3Ｆ8、Ｃ4Ｆ10、Ｓ
Ｆ6、Ｓ2Ｆ2、ＨＣｌ、ＢＣｌ3、ＣＣｌ4、ＣＨＦＣ
ｌ2、ＣＢｒ4、ＢｒＦ3、Ｓ2Ｂｒ2、ＩＢｒ等のハロゲ
ン化合物、メタンの代わりにエタン、プロパン、ブタン
等の炭化水素を用いても同様のエッチングが可能であ
る。
ッチングガスとして、塩素、Ｃ2Ｆ6、メタンの混合ガス
を用いたが、本発明はこれに限定されるものではなく、
塩素の代わりに、フッ素、臭素、ヨウ素等のハロゲン、
Ｃ2Ｆ6の代わりに、ＨＦ、ＣＦ4、Ｃ3Ｆ8、Ｃ4Ｆ10、Ｓ
Ｆ6、Ｓ2Ｆ2、ＨＣｌ、ＢＣｌ3、ＣＣｌ4、ＣＨＦＣ
ｌ2、ＣＢｒ4、ＢｒＦ3、Ｓ2Ｂｒ2、ＩＢｒ等のハロゲ
ン化合物、メタンの代わりにエタン、プロパン、ブタン
等の炭化水素を用いても同様のエッチングが可能であ
る。
【００２６】エッチングガスとしては、上述のハロゲン
ガス、上述のハロゲン化合物及び希ガスからなる群よい
選ばれた少なくとも１種のエッチングガスを用いればよ
い。また、これらのエッチングガスに有機エッチングガ
スとして炭化水素を添加すると、エッチングマスクとな
るレジストの膜減りが低減できるので、精度のよいパタ
ーニングができる。尚、希ガスとしては、ヘリウム、ネ
オン、クリプトン、アルゴン及びキセノン等が用いら
れ、スパッタリングで物理的エッチングに寄与する。
ガス、上述のハロゲン化合物及び希ガスからなる群よい
選ばれた少なくとも１種のエッチングガスを用いればよ
い。また、これらのエッチングガスに有機エッチングガ
スとして炭化水素を添加すると、エッチングマスクとな
るレジストの膜減りが低減できるので、精度のよいパタ
ーニングができる。尚、希ガスとしては、ヘリウム、ネ
オン、クリプトン、アルゴン及びキセノン等が用いら
れ、スパッタリングで物理的エッチングに寄与する。
【００２７】エッチング量は、成膜直後の全体の膜厚２
００ｎｍに対して２５％、すなわち５０ｎｍとし、最終
的な膜厚を１５０ｎｍとした。エッチング量が２０％以
下の場合、ＳｒＢｉ2Ｔａ2Ｏ9膜５の平坦化が十分に行
われない。また、エッチング量が５０％以上の場合、Ｓ
ｒＢｉ2Ｔａ2Ｏ9膜５の強誘電体特性が損なわれる。こ
のエッチングにより成膜直後の表面に比べ表面は平坦化
されているが、膜表面粗度が±５００Å以下が望まし
い。
００ｎｍに対して２５％、すなわち５０ｎｍとし、最終
的な膜厚を１５０ｎｍとした。エッチング量が２０％以
下の場合、ＳｒＢｉ2Ｔａ2Ｏ9膜５の平坦化が十分に行
われない。また、エッチング量が５０％以上の場合、Ｓ
ｒＢｉ2Ｔａ2Ｏ9膜５の強誘電体特性が損なわれる。こ
のエッチングにより成膜直後の表面に比べ表面は平坦化
されているが、膜表面粗度が±５００Å以下が望まし
い。
【００２８】次に、図１（ｄ）に示すように、ＳｒＢｉ
2Ｔａ2Ｏ9膜５上に上部Ｐｔ電極６を形成し、ドライエ
ッチング法にて、１００×１００μｍ2に加工後、基板
温度７００〜８００℃、３０分間の酸素雰囲気中での熱
処理を行った。
2Ｔａ2Ｏ9膜５上に上部Ｐｔ電極６を形成し、ドライエ
ッチング法にて、１００×１００μｍ2に加工後、基板
温度７００〜８００℃、３０分間の酸素雰囲気中での熱
処理を行った。
【００２９】微細キャパシタ形成時のプロセスダメージ
について、評価を行った。上部Ｐｔ電極６を形成後、微
細キャパシタ形成時に一般的に用いられるレジスト剥離
溶液（東京応化（株）製「ＯＭＲ−８１０」）に半導体
基板１を浸漬させ、浸漬前後でのＳｒＢｉ2Ｔａ2Ｏ9膜
５の特性の変化を観察した。レジスト剥離溶液の温度を
１１０℃、浸漬時間を１０分間とした。
について、評価を行った。上部Ｐｔ電極６を形成後、微
細キャパシタ形成時に一般的に用いられるレジスト剥離
溶液（東京応化（株）製「ＯＭＲ−８１０」）に半導体
基板１を浸漬させ、浸漬前後でのＳｒＢｉ2Ｔａ2Ｏ9膜
５の特性の変化を観察した。レジスト剥離溶液の温度を
１１０℃、浸漬時間を１０分間とした。
【００３０】図２に本実施の形態の工程を用いて作製し
たキャパシタのヒステリシス特性（ａ）と電流電圧特性
（ｂ）を示す、また、図３に本実施の形態を用いずに作
製したキャパシタのヒステリシス特性（ａ）と電流電圧
特性（ｂ）を示す。１１ａ、１１ｂ及び１３ａ、１３ｂ
はレジスト剥離溶液浸漬前、１２ａ、１２ｂ及び１４
ａ、１４ｂはレジスト剥離溶液浸漬後である。本実施の
形態の工程を用いたキャパシタについては、レジスト剥
離溶液浸漬前後で、ヒステリシス形状、リーク電流特性
ともにほとんど変化しないのに対し、本発明を用いずに
作製したキャパシタについては、溶液浸漬後、ヒステリ
シス形状のくずれ、リーク電流特性の増大という結果に
なった。
たキャパシタのヒステリシス特性（ａ）と電流電圧特性
（ｂ）を示す、また、図３に本実施の形態を用いずに作
製したキャパシタのヒステリシス特性（ａ）と電流電圧
特性（ｂ）を示す。１１ａ、１１ｂ及び１３ａ、１３ｂ
はレジスト剥離溶液浸漬前、１２ａ、１２ｂ及び１４
ａ、１４ｂはレジスト剥離溶液浸漬後である。本実施の
形態の工程を用いたキャパシタについては、レジスト剥
離溶液浸漬前後で、ヒステリシス形状、リーク電流特性
ともにほとんど変化しないのに対し、本発明を用いずに
作製したキャパシタについては、溶液浸漬後、ヒステリ
シス形状のくずれ、リーク電流特性の増大という結果に
なった。
【００３１】本発明を用いた場合、強誘電体層の表面が
平坦であるため、強誘電体層と上部Ｐｔ電極との密着性
が向上する。その結果、剥離溶液が強誘電体層と上部電
極との間に入り込まないので、強誘電体膜特性の劣化等
のダメージがない。
平坦であるため、強誘電体層と上部Ｐｔ電極との密着性
が向上する。その結果、剥離溶液が強誘電体層と上部電
極との間に入り込まないので、強誘電体膜特性の劣化等
のダメージがない。
【００３２】次に、本発明の第２の実施の形態を説明す
る。
る。
【００３３】上述の第１の実施の形態においては、強誘
電体層の平坦化工程として、ドライエッチング法を用い
たが、第２の実施の形態においては、ケミカルメカニカ
ルポリシング法（ＣＭＰ法）にて強誘電体層の平坦化を
行った。ＳｒＢｉ2Ｔａ2Ｏ9膜形成工程までは、第１の
実施の形態と同じである。
電体層の平坦化工程として、ドライエッチング法を用い
たが、第２の実施の形態においては、ケミカルメカニカ
ルポリシング法（ＣＭＰ法）にて強誘電体層の平坦化を
行った。ＳｒＢｉ2Ｔａ2Ｏ9膜形成工程までは、第１の
実施の形態と同じである。
【００３４】その後、ケミカルメカニカルポリシング装
置にウエハを設置し、ウエハを設置するキャリアを毎分
３５回転、研磨布を設置するブラテンを毎分２５回転と
し、ウエハと回転布との間に１０ＰＳＩの圧力を加えな
がら、同方向に回転させた。スラリー寮は２００ＳＣＣ
Ｍとした。ポリッシング量は、全体のＳｒＢｉ2Ｔａ2Ｏ
9膜の膜厚２００ｎｍに対して２５％、即ち５０ｎｍと
し、最終的な膜厚を１５０ｎｍとした。第１の実施の形
態と同様のプロセスダメージを評価したところ、ケミカ
ルメカニカルポリシングを施した素子については、レジ
スト剥離溶液浸漬後も強誘電体特性はほとんど変化は見
られなかった。
置にウエハを設置し、ウエハを設置するキャリアを毎分
３５回転、研磨布を設置するブラテンを毎分２５回転と
し、ウエハと回転布との間に１０ＰＳＩの圧力を加えな
がら、同方向に回転させた。スラリー寮は２００ＳＣＣ
Ｍとした。ポリッシング量は、全体のＳｒＢｉ2Ｔａ2Ｏ
9膜の膜厚２００ｎｍに対して２５％、即ち５０ｎｍと
し、最終的な膜厚を１５０ｎｍとした。第１の実施の形
態と同様のプロセスダメージを評価したところ、ケミカ
ルメカニカルポリシングを施した素子については、レジ
スト剥離溶液浸漬後も強誘電体特性はほとんど変化は見
られなかった。
【００３５】上述の本発明の実施の形態において、強誘
電体としてＳｒＢｉ2Ｔａ2Ｏ9を用いたが、ＢａＢｉ2Ｎ
ｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、Ｐｂ
Ｂｉ2Ｎｂ2Ｏ9、ＰｂＢｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4Ｔｉ4
Ｏ15、ＢａＢｉ4Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ18、Ｂ
ａ2Ｂｉ4Ｔａ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18、Ｎａ0.5Bi
4.5Ｔｉ4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、ＳｒＢｉ2（Ｔ
ａxＮｂ1-x）2Ｏ9、（ＳｒＢｉ2Ｔａ2Ｏ9）0.7・（Ｂｉ
3ＴｉＴａＯ9）0.3、（ＳｒＢｉ2（ＴａxＮｂ1-x）
2Ｏ9）0.7・（Ｂｉ3ＴｉＴａＯ9）0.3、Ｂｉ4Ｔｉ3Ｏ12
等のビスマス系層状構造化合物材料においても同様の効
果が得られる。
電体としてＳｒＢｉ2Ｔａ2Ｏ9を用いたが、ＢａＢｉ2Ｎ
ｂ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、Ｐｂ
Ｂｉ2Ｎｂ2Ｏ9、ＰｂＢｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4Ｔｉ4
Ｏ15、ＢａＢｉ4Ｔｉ4Ｏ15、Ｓｒ2Ｂｉ4Ｔｉ5Ｏ18、Ｂ
ａ2Ｂｉ4Ｔａ5Ｏ18、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18、Ｎａ0.5Bi
4.5Ｔｉ4Ｏ15、Ｋ0.5Ｂｉ4.5Ｔｉ4Ｏ15、ＳｒＢｉ2（Ｔ
ａxＮｂ1-x）2Ｏ9、（ＳｒＢｉ2Ｔａ2Ｏ9）0.7・（Ｂｉ
3ＴｉＴａＯ9）0.3、（ＳｒＢｉ2（ＴａxＮｂ1-x）
2Ｏ9）0.7・（Ｂｉ3ＴｉＴａＯ9）0.3、Ｂｉ4Ｔｉ3Ｏ12
等のビスマス系層状構造化合物材料においても同様の効
果が得られる。
【００３６】また、上述の実施の形態では強誘電体材料
を用いたが、これに限ったことではなく、高誘電体材料
であるＳｒＴｉＯ3及び（ＢａxＳｒ1-x）ＴｉＯ3でも同
様な効果が得られる。
を用いたが、これに限ったことではなく、高誘電体材料
であるＳｒＴｉＯ3及び（ＢａxＳｒ1-x）ＴｉＯ3でも同
様な効果が得られる。
【００３７】また、上述の実施の形態において、強誘電
体膜の成膜方法としてＭＯＤ法を用いているが、スパッ
タ法、真空蒸着法、ＭＯＣＶＤ法等を用いてもよい。
体膜の成膜方法としてＭＯＤ法を用いているが、スパッ
タ法、真空蒸着法、ＭＯＣＶＤ法等を用いてもよい。
【００３８】更に、上述の実施の形態において、下部電
極をＰｔとしたが、強誘電体特性を引き出せるものであ
れば、これに限ったものではなく、Ｉｒ電極、ＩｒＯ2
電極、ＩｒＯ2とＩｒとの積層化電極（ＩｒＯ2／Ｉ
ｒ）、ＰｔとＲｈとの合金（ＰｔＲｈ）電極、ＰｔとＲ
ｈの合金酸化物（ＰｔＲｈＯx）電極、ＰｔＲｈＯxとＰ
ｔＲｈとの積層化電極（ＰｔＲｈＯx／ＰｔＲｈ）、Ｉ
ｒとＴｉＮとの積層化電極（Ｉｒ／ＴｉＮ）、ＩｒＯ2
とＩｒとＴｉＮとの積層化電極（ＩｒＯ2／Ｉｒ／Ｔｉ
Ｎ）、ＰｔとＩｒとＴｉＮとの積層化電極（Ｐｔ／Ｉｒ
／ＴｉＮ）、ＰｔとＩｒＯ2とＩｒとＴｉＮとの積層化
電極（Ｐｔ／ＩｒＯ2／Ｉｒ／ＴｉＮ）、ＩｒとＴａＳ
ｉＮと積層化電極（Ｉｒ／ＴａＳｉＮ）、ＩｒＯ2とＩ
ｒとＴａＳｉＮとの積層化電極（ＩｒＯ2／Ｉｒ／Ｔａ
ＳｉＮ）、ＰｔとＩｒとＴａＳｉＮとの積層化電極（Ｐ
ｔ／Ｉｒ／ＴａＳｉＮ）、ＰｔとＩｒＯ2とＩｒとＴａ
ＳｉＮとの積層化電極（Ｐｔ／ＩｒＯ2／Ｉｒ／ＴａＳ
ｉＮ）等でも同様の効果が得られる。
極をＰｔとしたが、強誘電体特性を引き出せるものであ
れば、これに限ったものではなく、Ｉｒ電極、ＩｒＯ2
電極、ＩｒＯ2とＩｒとの積層化電極（ＩｒＯ2／Ｉ
ｒ）、ＰｔとＲｈとの合金（ＰｔＲｈ）電極、ＰｔとＲ
ｈの合金酸化物（ＰｔＲｈＯx）電極、ＰｔＲｈＯxとＰ
ｔＲｈとの積層化電極（ＰｔＲｈＯx／ＰｔＲｈ）、Ｉ
ｒとＴｉＮとの積層化電極（Ｉｒ／ＴｉＮ）、ＩｒＯ2
とＩｒとＴｉＮとの積層化電極（ＩｒＯ2／Ｉｒ／Ｔｉ
Ｎ）、ＰｔとＩｒとＴｉＮとの積層化電極（Ｐｔ／Ｉｒ
／ＴｉＮ）、ＰｔとＩｒＯ2とＩｒとＴｉＮとの積層化
電極（Ｐｔ／ＩｒＯ2／Ｉｒ／ＴｉＮ）、ＩｒとＴａＳ
ｉＮと積層化電極（Ｉｒ／ＴａＳｉＮ）、ＩｒＯ2とＩ
ｒとＴａＳｉＮとの積層化電極（ＩｒＯ2／Ｉｒ／Ｔａ
ＳｉＮ）、ＰｔとＩｒとＴａＳｉＮとの積層化電極（Ｐ
ｔ／Ｉｒ／ＴａＳｉＮ）、ＰｔとＩｒＯ2とＩｒとＴａ
ＳｉＮとの積層化電極（Ｐｔ／ＩｒＯ2／Ｉｒ／ＴａＳ
ｉＮ）等でも同様の効果が得られる。
【００３９】
【発明の効果】以上、詳細に説明したように、高誘電体
膜や強誘電体膜の誘電体膜の表面が平坦であるため、例
えば強誘電体膜と上部Ｐｔ電極との密着性が向上する。
その結果、剥離溶液が強誘電体層と上部電極との間に入
り込まないので、強誘電体膜特性の劣化等のダメージが
ない。
膜や強誘電体膜の誘電体膜の表面が平坦であるため、例
えば強誘電体膜と上部Ｐｔ電極との密着性が向上する。
その結果、剥離溶液が強誘電体層と上部電極との間に入
り込まないので、強誘電体膜特性の劣化等のダメージが
ない。
【００４０】また、請求項２に記載の本発明を用いるこ
とにより、誘電体膜表面の平坦性を向上させることがで
きる。また、請求項３に記載の本発明を用いることによ
り、誘電体膜に強誘電体を用いた場合、強誘電特性を保
ち、表面の平坦性を向上させることができる。また、請
求項４に記載の本発明を用いることにより、コストが上
がるのを抑えつつ、強誘電特性を得ることができる。
とにより、誘電体膜表面の平坦性を向上させることがで
きる。また、請求項３に記載の本発明を用いることによ
り、誘電体膜に強誘電体を用いた場合、強誘電特性を保
ち、表面の平坦性を向上させることができる。また、請
求項４に記載の本発明を用いることにより、コストが上
がるのを抑えつつ、強誘電特性を得ることができる。
【００４１】また、請求項５に記載の本発明を用いるこ
とにより、キャパシタの誘電体膜に、疲労特性がよく、
低電圧駆動の可能な強誘電体膜を備えた半導体メモリ素
子を得ることができる。また、請求項６に記載の本発明
を用いることにより、キャパシタの誘電体膜に、ダメー
ジの少ない高誘電体膜を備えた半導体メモリ素子を得る
ことができる。また、請求項７に記載の本発明を用いる
ことにより、さらに、誘電体膜の表面の平坦性を向上さ
せることができる。また、請求項８に記載の本発明を用
いることにより、レジストパターンの膜減りを抑えるこ
とができるので、誘電体膜のパターニングの精度を向上
させることができる。
とにより、キャパシタの誘電体膜に、疲労特性がよく、
低電圧駆動の可能な強誘電体膜を備えた半導体メモリ素
子を得ることができる。また、請求項６に記載の本発明
を用いることにより、キャパシタの誘電体膜に、ダメー
ジの少ない高誘電体膜を備えた半導体メモリ素子を得る
ことができる。また、請求項７に記載の本発明を用いる
ことにより、さらに、誘電体膜の表面の平坦性を向上さ
せることができる。また、請求項８に記載の本発明を用
いることにより、レジストパターンの膜減りを抑えるこ
とができるので、誘電体膜のパターニングの精度を向上
させることができる。
【図１】本発明の一実施の形態の半導体メモリ素子の製
造工程図である。
造工程図である。
【図２】（ａ）は本実施の形態の工程を用いて作製した
キャパシタはヒステリシス特性を示す図であり、（ｂ）
は同キャパシタの電流電圧特性を示す図である。
キャパシタはヒステリシス特性を示す図であり、（ｂ）
は同キャパシタの電流電圧特性を示す図である。
【図３】（ａ）は従来技術の工程を用いて作製したキャ
パシタはヒステリシス特性を示す図であり、（ｂ）は同
キャパシタの電流電圧特性を示す図である。
パシタはヒステリシス特性を示す図であり、（ｂ）は同
キャパシタの電流電圧特性を示す図である。
１ 半導体基板 ２ シリコン酸化膜 ３ ＴｉＯ2密着層 ４ 下部Ｐｔ電極 ５ ＳｒＢｉ2Ｔａ2Ｏ9膜 ６ 上部Ｐｔ電極
Claims (8)
- 【請求項１】 下部電極、誘電体膜及び上部電極からな
るキャパシタを有する半導体メモリ素子の製造方法にお
いて、 下部電極上に所望の膜厚だけ上記誘電体膜を形成した
後、該誘電体膜を所定の量だけ除去することにより、上
記誘電体膜の表面の平坦化する工程と、 該平坦化された誘電体膜上に上記上部電極を形成する工
程とを有することを特徴とする、半導体メモリ素子の製
造方法。 - 【請求項２】 上記誘電体膜の平坦化をドライエッチン
グ又はケミカルメカニカルポリッシングにより行うこと
を特徴とする、請求項１に記載の半導体メモリ素子の製
造方法。 - 【請求項３】 誘電体膜の上記所望の膜厚に対して２０
％以上で且つ、５０％以下だけ上記誘電体膜を除去する
ことを特徴とする、請求項１又は請求項２に記載の半導
体メモリ素子の製造方法。 - 【請求項４】 上記誘電体膜の所望の膜厚が１００ｎｍ
以上で且つ、２５０ｎｍであることを特徴とする、請求
項１乃至請求項３のいずれかに記載の半導体メモリ素子
の製造方法。 - 【請求項５】 上記誘電体膜がビスマス系層状構造化合
物からなる強誘電体膜であることを特徴とする、請求項
１乃至請求項４のいずれかに記載の半導体メモリ素子の
製造方法。 - 【請求項６】 上記誘電体膜がＳｒＴｉＯ3又は（Ｂａx
Ｓｒ1-x）ＴｉＯ3（但し、０＜ｘ＜１）からなる高誘電
体膜であることを特徴とする、請求項１乃至請求項４の
いずれかに記載の半導体メモリ素子の製造方法。 - 【請求項７】 上記誘電体膜の平坦化をドライエッチン
グで行う際、エッチングガスとして、ハロゲン、ハロゲ
ン化合物及び希ガスからなる群より選ばれた少なくとも
１種類のガスを用いることを特徴とする、請求項１乃至
請求項６に記載の半導体メモリ素子の製造方法。 - 【請求項８】 上記エッチングガスに炭化水素を添加す
ることを特徴とする、請求項７に記載の半導体メモリ素
子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111217A JPH11307735A (ja) | 1998-04-22 | 1998-04-22 | 半導体メモリ素子の製造方法 |
| US09/451,848 US6232174B1 (en) | 1998-04-22 | 1999-12-01 | Methods for fabricating a semiconductor memory device including flattening of a capacitor dielectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111217A JPH11307735A (ja) | 1998-04-22 | 1998-04-22 | 半導体メモリ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307735A true JPH11307735A (ja) | 1999-11-05 |
Family
ID=14555505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10111217A Pending JPH11307735A (ja) | 1998-04-22 | 1998-04-22 | 半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307735A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436838B1 (en) | 2000-04-21 | 2002-08-20 | Applied Materials, Inc. | Method of patterning lead zirconium titanate and barium strontium titanate |
| JP2005064413A (ja) * | 2003-08-20 | 2005-03-10 | National Institute Of Advanced Industrial & Technology | 平行平板コンデンサ |
| US7268036B2 (en) | 2002-03-28 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1998
- 1998-04-22 JP JP10111217A patent/JPH11307735A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436838B1 (en) | 2000-04-21 | 2002-08-20 | Applied Materials, Inc. | Method of patterning lead zirconium titanate and barium strontium titanate |
| US7268036B2 (en) | 2002-03-28 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2005064413A (ja) * | 2003-08-20 | 2005-03-10 | National Institute Of Advanced Industrial & Technology | 平行平板コンデンサ |
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