JP4573009B2 - 金属酸化物誘電体膜の気相成長方法 - Google Patents

金属酸化物誘電体膜の気相成長方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は容量素子を有する半導体装置の製造方法に関し、特に有機金属材料ガスを用いた、半導体集積回路のキャパシタもしくはゲートに用いられる高誘電体膜、強誘電体膜の成膜方法に関するものである。
【０００２】
【従来の技術】
近年、強誘電体容量を利用した強誘電体メモリーや、高誘電体容量を利用したダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）等が活発に研究開発されている。これらの強誘電体メモリーおよびＤＲＡＭは選択トランジスタを備えており、該選択トランジスタの一方の拡散層に接続された容量をメモリセルとして情報を蓄えている。強誘電体容量は容量絶縁膜としてＰｂ（Ｚｒ，Ｔｉ）Ｏ3（以下「ＰＺＴ」と呼ぶ）等の強誘電体膜を用いており、強誘電体を分極させることにより不揮発性の情報を蓄えることができる。一方、高誘電体容量は、容量絶縁膜として（Ｂａ，Ｓｒ）ＴｉＯ3（以下「ＢＳＴ」と呼ぶ）等の高誘電体薄膜を用いているため、容量のキャパシタンスを高めることができ、素子を微細化することが可能になる。半導体素子にこの様なセラミック材料を使用する上で、下部電極となる結晶化補助導電膜上に堆積されたこの様なセラミック材料を微細な容量として電気的に分離することが極めて重要である。
【０００３】
薄膜の堆積方法として従来ゾルゲル法、スパッタ法、ＣＶＤ法が報告されている。
【０００４】
ゾルゲル法は、有機溶剤に溶かした有機金属材料をスピンコート法によって、下部電極を形成したウエハー上に塗布し、酸素中アニールによって結晶化させる方法である。この方法では、固相内で結晶化が起こるために、結晶化に必要な温度は非常に高く、金属酸化物誘電体膜がＰＺＴの場合、十分な強誘電体特性を示す結晶化温度は６００℃であり、ＢＳＴの場合、充分な高誘電体特性を示す結晶化温度は６５０℃である。このときの結晶の配向性も不揃いであるといった欠点を有する。さらに、ゾルゲル法は大口径ウエハーに対応するのが難しく、また、段差被覆性が悪く、デバイスの高集積化には向かない。
【０００５】
次にスパッタ法は、ターゲットとして、成膜するセラミックスの焼結体を用い、Ａｒ＋Ｏ2プラズマを用いた反応性スパッタによって、電極を形成したウエハー上に成膜し、その後、酸素中アニールによって結晶化を行う方法である。ターゲットを大口径化することによって均一性が得られ、プラズマ投入パワーを上げることによって十分な成膜速度が得られる。しかし、スパッタ法においても、結晶化に高温を要するといった欠点があり、金属酸化物誘電体膜がＰＺＴの場合、十分な強誘電体特性を示す結晶化温度は６００℃であり、ＢＳＴの場合、充分な高誘電体特性を示す結晶化温度は６５０℃である。さらに、スパッタ法では組成が、ターゲットの組成によってほとんど決まってしまうために、組成を変化させるにはターゲットの交換が必要であり、工程的に不利である。
【０００６】
次にＣＶＤ法は、原料をガスの状態で加熱した基板を配した容器に輸送し、成膜するものである。ＣＶＤ法は、大口径ウエハーにおける均一性および表面段差に対する被覆性に優れ、ＵＬＳＩに応用する場合の量産化技術として有望であると考えられる。セラミックスの構成元素である金属はＢａ、Ｓｒ、Ｂｉ、Ｐｂ、Ｔｉ、Ｚｒ、Ｔａ、Ｌａなどで、適当な水素化物、塩化物が少なく、気相成長法には有機金属が用いられる。しかし、これらの有機金属は蒸気圧が低く、室温では固体もしくは液体のものが多く、キャリアガスを使った輸送方法が用いられている。
【０００７】
しかしながら、このような方法をとる場合、キャリアガス中の有機金属材料ガス流量を定量化し、かつ正確に流量を制御することが困難であるといった欠点がある。すなわち、キャリアガス中には、原料槽の温度で決定される飽和蒸気圧以上の有機金属原料ガスが含まれ、この流量はキャリアガス流量だけでなく、原料固体の表面積、恒温槽の温度等に依存するためである。また、ジャパン・ジャーナル・オブ・アプライド・フィジックス３２巻４１７５ページ（Ｊｐｎ． Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３２（１９９３）Ｐ．４１７５）に掲載の、この成膜方法を用いたＰＴＯ（チタン酸鉛：ＰｂＴｉＯ3）の成膜についての記述によれば、ＰＴＯの成膜温度は５７０℃とやはり非常に高温であり、また、配向性も揃っていないといった欠点を有する。
【０００８】
これまでの強誘電体メモリーおよびＤＲＡＭの形成においては、上記のような成膜方法が用いられているが、酸素雰囲気中で６００℃程度以上の高温加熱が不可欠であり、また配向性の制御を行うことも困難であった。
【０００９】
半導体装置の構造的な側面について説明すると、強誘電体容量および高誘電体容量を機能させるためには、選択トランジスタの拡散層に容量のどちらか一方の電極を電気的に接続する必要がある。従来、ＤＲＡＭにおいては、選択トランジスタの一方の拡散層に接続されたポリシリコンを容量の一方の電極とし、該ポリシリコンの表面に容量の絶縁膜としてＳｉＯ2膜やＳｉ3Ｎ4膜等を形成し、容量とする構造が一般的である。しかしながら、セラミック薄膜は酸化物であるため、ポリシリコンの表面に直接形成しようとするとポリシリコンが酸化されるため、良好な薄膜を形成することができない。そのため、１９９５シンポジウム・オン・ブイエルエスアイ・ダイジェスト・オブ・テクニカル・ペーパーズ（１９９５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）ｐｐ．１２３ではＡｌ等からなるメタルの局所配線により、容量上部電極と拡散層とを接続するセル構造が述べられている。また、インターナショナル・エレクトロン・デバイス・ミーテイング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）１９９４， ｐ．８４３には、ポリシリコン上にＴｉＮバリアメタルを用いてＰＺＴ容量を形成する技術が述べられている。ＤＲＡＭについては、例えば、インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）１９９４， ｐ．８３１には、ポリシリコンプラグ上に形成されたＲｕＯ2／ＴｉＮ下部電極上にＳＴＯ（チタン酸ストロンチウム：ＳｒＴｉＯ3）薄膜を成膜し、容量を形成する技術が述べられている。
【００１０】
さらに、特開平１１−３１７５００号公報には、従来の様に容量を局所配線またはポリシリコンプラグ等で拡散層と接続するメモリセル構造に対して、多層メタル配線の形成と同時に形成されたビアとメタル配線を積層した構造からなるプラグによって、容量と拡散層を接続するメモリセル構造が述べられている。
【００１１】
【発明が解決しようとする課題】
前述の成膜方法の問題点を解決する方法として、特開２０００−５８５２５号公報には、有機金属材料ガスを用いてペロブスカイト型金属酸化物誘電体膜を下部電極上に形成する方法として、まず第１の条件にて初期核または初期層を形成して、その後、原料ガスの供給量等を第１の条件から変えた第２の条件にて、成膜を行うことが記載されている。この方法によれば、酸素雰囲気中で４５０℃程度以下の温度で配向性の良いペロブスカイト型結晶が得られる。従って、アルミ配線を形成した後の半導体基板上にも金属酸化物誘電体膜を形成することができ、また高いキャパシタンスを有するので素子を微細化することが可能である。
【００１２】
一方、高速化、微細化を行うためには電源電圧の減少が必須であり、容量絶縁膜に必要な電界を与えるために、セラミックス容量絶縁膜の薄膜化が必要であるが、薄膜化するほどリーク電流は顕著になる。そして特開２０００−５８５２５号公報記載の方法によっても、成膜条件によってはリーク電流が多いという問題点があった。
【００１３】
また、実際の半導体装置の製造工程においては、リソグラフィ工程においてマスクの位置合わせが繰り返し必要であるが、ＰＺＴ等の金属酸化物誘電体膜を成膜すると、その結晶化状態によっては膜が白濁して乱反射が起こり位置合わせマークが見えなくなり、その後の位置合わせが困難になる問題があった。
【００１４】
本発明は、このような従来の問題点に鑑みてなされたものであり、リーク電流の少ないＰＺＴ膜（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜）の気相成長方法を提供することを目的とする。また、本発明の異なる目的は、ＰＺＴ膜を成膜した後でも、膜の平坦性がよくその結果光の乱反射が少なく、マスクの位置合わせが問題なく行うことのできるＰＺＴ膜の気相成長方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は、下地金属上への有機金属材料ガスと酸化ガスを用いたＡＢＯ3で表されるペロブスカイト型結晶構造を有する金属酸化物誘電体膜の熱ＣＶＤによる気相成長方法であって、金属酸化物誘電体膜の成膜に先立ち、Ｐｂ有機金属原料ガスを単独または酸化ガスと共に供給する第１の工程と、その後、金属酸化物誘電体膜の原料となる有機金属材料ガスを供給して金属酸化物誘電体膜を成膜する第２の工程とを有する金属酸化物誘電体膜の気相成長方法に関する。
【００１６】
また本発明は、前記第１の工程において、前記下地金属表面が平坦化されていることを特徴とする金属酸化物誘電体膜の気相成長方法に関する。
【００１７】
前記下地金属としてはＰｔが好ましく、また成長する金属酸化物誘電体膜はＰＺＴ膜が好ましい。
【００１８】
前記第２の工程における成膜方法として、成膜初期の成膜条件である第１の成膜条件とその後の成膜条件である第２の成膜条件とが異なるようにすることができる。
【００１９】
具体的には、（Ａ）前記第１の成膜条件で、金属酸化物誘電体の原料となる有機金属材料ガスのすべてを用いて、前記下部電極および前記結晶化補助導電膜上にペロブスカイト型結晶構造の初期核または初期層の形成を行い、第２の成膜条件で、この初期核または初期層上にさらにペロブスカイト型結晶構造の膜成長を行う製造方法、および（Ｂ）前記第１の成膜条件で、金属酸化物誘電体の原料となる有機金属材料ガスの一部のみを用いて、前記導電性材料上にペロブスカイト型結晶構造の初期核または初期層の形成を行い、第２の成膜条件で、この初期核または初期層上にさらにペロブスカイト型結晶構造の膜成長を行う製造方法を挙げることができる。
【００２０】
【発明の実施の形態】
図２３は、従来のＭＯＣＶＤによる低温成膜方法で、下地金属膜として下地Ｐｔ膜１１の上にＰＺＴの多結晶１３を成長した様子を模式的に示したものである。ここでは、特開２０００−５８５２６号公報に記載されているように、まず第１の成膜条件でＰＴＯ（チタン酸鉛：ＰｂＴｉＯ3）結晶核１２を形成し、その後第２の成膜条件でＰＺＴを成膜した場合を例に説明する。
【００２１】
本発明者の検討によれば、基板温度を低温（例えば４５０℃以下）にして熱ＣＶＤ（ＭＯＣＶＤ）によって結晶性の良いＰＺＴを得るためには、下地金属の結晶性を向上させることが重要であり、通常３００−４００℃に基板温度を上げて下地金属のスパッタを行う。しかし、高温でスパッタした多結晶金属表面には、多結晶粒の中心で凸となり、粒界で凹となるような表面荒れが生じる。ちなみに、例えば室温でＰｔを成膜すると表面の平坦性のよい膜が得られるが、結晶性が悪いので、この上に低温の熱ＭＯＣＶＤでＰＺＴを成膜しても結晶性の良いものは得られない。このような表面の荒れた下地金属の表面に、ＰＴＯ結晶核１２の形成を行った場合、図２３に示す様に下地金属の多結晶粒密度よりも多くのペロブスカイト核が形成される。このペロブスカイト核のほとんどは表面に対して（１００）配向性を有しており、次のＰＺＴ成膜においてＰＺＴは表面に対して垂直方向が（１００）となるように成長を始める。
【００２２】
しかし、下地金属表面が凹凸を有している場合、基板に対して垂直方向に（１００）方位を向いた核からのグレインのみが大きく成長でき、基板に対して表面が傾き、従って基板に対して垂直方向に（１００）方位を持たないグレインはグレイン間の干渉によって成膜初期において淘汰される。その結果、下地金属表面の凹凸が大きい場合には表面に成長したＰＺＴ多結晶１３のグレインサイズが大きくなることによって表面に生じるファセット面が大きくなり、ＰＺＴ表面の凹凸が大きくなる。このために、粒界１４において、表面と下地金属との距離が短くなりリ−ク電流が大きくなる問題が発生する。これは膜厚を薄くするほど顕著になる。また、形成したＰＺＴ膜を通してその下の位置合わせマークが見え難い理由も、表面の凹凸が大きいことにより表面で乱反射が大きいことによる。
【００２３】
そこで本発明では、金属酸化物誘電体膜の成膜に先立ち、他の有機金属原料ガスを導入しないで、Ｐｂ原料ガスを導入して下地金属表面で分解させて下地金属に反応させることにより、その後に原料となる有機金属材料ガスを供給して金属酸化物誘電体膜を成膜したとき、グレインサイズが小さく、表面の凹凸の小さい金属酸化物誘電体膜が得られる。第１の工程では、Ｐｂ原料が、他の有機金属材料より先に供給されることから、以下の説明、または図面において「Ｐｂ先照射」とも呼ぶこともある。
【００２４】
特開２０００−５８５２６号公報に記載されているように、Ｐｔ膜（下地金属膜）の上にＰＺＴの多結晶を、まず第１の成膜条件でＰＴＯ（チタン酸鉛：ＰｂＴｉＯ3）の結晶核を形成し、その後第２の成膜条件でＰＺＴを成膜した場合を例にとって、図１を用いて模式的に説明する。図１（ａ）は、本発明の第１の工程において、下地Ｐｔ膜の表面にＰｂ原料ガスを供給したところの様子である。
下地Ｐｔ膜１の表面にＰｂ原料が供給されると、本発明者の推定では下地金属表面にＰｂが形成され、最表面にＰｔとＰｂとの合金層２が生じる。その結果、下地金属表面原子の流動性が増加し、表面が再構成されて図１（ｂ）に示すように下地金属表面の平坦性が改善されると考えられる。
【００２５】
そして、平坦化された下地金属表面にＰＴＯ結晶核３を形成すると、図１（ｃ）に示すように基板に対して垂直方向に（１００）方位を向いた核の密度が増加しているので、小さいグレインサイズのままＰＺＴ多結晶４が成長し、その結果図に示すように、ＰＺＴ膜の表面の平坦性が向上する。
【００２６】
ここで、下地金属としては、Ｐｔが好ましいが、その他Ｉｒ、Ｏｓ、Ｒｕでも同様に、Ｐｂ原料の供給により平坦化が可能であると考えられる。下地金属は、単層膜であっても、多層膜であってもどちらでもよい。本発明を容量膜の形成に適用する場合、実際の半導体装置においては、種々の理由により多層膜である場合が多い。どちらの場合でも、金属酸化物誘電体膜を形成する下地金属が上記の金属であればよい。下地金属としてＰｔを用いたときに多層構造としたときの下層は、適宜選ぶことができるが、Ｔｉの上にＴｉＮ積層したＰｔ／ＴｉＮ／Ｔｉ構造の場合、ＴｉＮがＴｉの拡散を抑えるバリアとして働く。さらに、この構造このＴｉＮが高度に（１１１）に配向した結晶構造をとるため、Ｐｔも（１１１）に配向するため、本願発明の気相成長方法を用いた場合、金属酸化物誘電体膜も配向しやすく、さらに結晶性も良いといった利点がある。さきの構造の層にさらにＷ層を設けたＰｔ／ＴｉＮ／Ｔｉ／Ｗ構造も、さらに好ましい。
【００２７】
Ｐｂ原料としては、特に制限はないが、特に鉛ビスジピバロイルメタナート（Ｐｂ（ＤＰＭ）2）が好ましい。
【００２８】
Ｐｂ原料ガスを単独または酸化ガスと共に供給するときの（即ち、第１の工程における）下地金属の温度（即ち、基板温度）は、３５０℃〜７００℃、好ましくは３９０℃以上であり、また６００℃以下である。通常の気相成長方法では、温度が高い方が大きな分極が得られ従って大きな容量値が得られるが、リーク電流も大きくなる傾向にある。しかし、本発明を適用することにより、リーク電流も小さくすることができる。また、実際の半導体装置において、アルミニウム配線が済んだ基板上に金属酸化物誘電体膜を形成する場合には、アルミニウム配線の耐熱性を考慮して、４５０℃以下で第１の工程を行うのが好ましい。
【００２９】
また、第１の工程の時間は、ごく短時間であっても、Ｐｂ原料ガスを単独または酸化ガスと共に供給すれば、それだけ成膜される金属酸化物誘電体膜の表面の凹凸が減少する。但し、第１の工程が長すぎるとＰｂＯの膜が生成するので、ＰｂＯ膜が生成する前までの時間および条件が限度になる。ＰｂＯ膜が生成するまでの時間は条件によって異なるが、Ｘ線回折により実験的に容易に調べることができる。一般的には、６０秒以下であり、好ましくは３秒〜２０秒である。
【００３０】
また、第１の工程においてＰｂ原料ガスを供給するときの全圧は、１０-1Ｔｏｒｒ以下、特に１０-2Ｔｏｒｒ以下が好ましい。
【００３１】
第１の工程におけるＰｂ原料ガスの供給タイミングを、ＰＺＴを形成する場合を例にとって、代表的な例を図２〜図６により説明する。
【００３２】
図２は、ＰＺＴ成膜の代表的な各原料ガス供給タイミングを示す図である。この成長方法では、まず酸化ガスとしてＮＯ2を供給した状態のところにＰｂ原料ガスを供給して、所定時間維持する。この間に下地金属が平坦化される。その後、Ｔｉ原料ガスの供給を開始して引き続きＰＺＴの成膜を行う第２の工程を始める。そのとき、この例では、まず第１の条件としてＺｒ原料を供給しない条件にてＰＴＯの初期核の形成を行った後、第２の条件にてＺｒ原料も加えてすべての原料ガスを供給してＰＺＴを成膜する。
【００３３】
図３のガス供給タイミング例では、第１の工程において、ＮＯ2とＰｂ原料ガスを同時に供給して、所定時間維持する例である。
【００３４】
図４のガス供給タイミング例では、第１の工程において、Ｐｂ原料ガスのみを単独で供給して、所定時間維持する例である。
【００３５】
図５のガス供給タイミング例では、第１の工程において、まずＮＯ2とＰｂ原料ガスを同時に供給して所定時間維持した後、一旦Ｐｂ原料ガスの供給を停止し、その後Ｐｂ原料とＴｉ原料を供給して成膜を開始する例である。
【００３６】
図６のガス供給タイミング例では、第１の工程において、Ｐｂ原料ガスのみを単独で供給して所定時間維持した後、一旦Ｐｂ原料ガスの供給を停止し、その後、ＮＯ2、Ｐｂ原料およびＴｉ原料を供給して成膜を開始する例である。
【００３７】
また、本発明で成膜するＡＢＯ3で表されるペロブスカイト型結晶構造の金属酸化物誘電体としては、ＰＺＴの他に、ＳＴＯ〔ＳｒＴｉＯ3〕、ＢＴＯ〔ＢａＴｉＯ3〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3〕、ＰＴＯ〔ＰｂＴｉＯ3〕、ＰＬＴ〔（Ｐｂ，Ｌａ）ＴｉＯ3〕、ＰＬＺＴ〔（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3〕、ＰＮｂＴ〔（Ｐｂ，Ｎｂ）ＴｉＯ3〕、ＰＮｂＺＴ〔（Ｐｂ，Ｎｂ）（Ｚｒ，Ｔｉ）Ｏ3〕、およびこれらの金属酸化物中にＺｒが含まれる場合にはＺｒをＨｆ、ＭｎまたはＮｉの少なくとも１種によって置き換えた金属酸化物等をあげることができる。
【００３８】
即ち本発明では、Ｐｂ先照射により平坦化した下地金属の上に、Ａ元素としてＰｂを含まない金属酸化物誘電体膜を形成してもよいが、Ｐｂの混入等の問題を全く考慮しなくてもよいという点では、上記の金属酸化物誘電体膜の中でもＡ元素としてＰｂを含むものが好ましく、特にＰＺＴ、ＰＴＯ、ＰＬＴ、ＰＬＺＴ、ＰＮｂＴ、ＰＮｂＺＴ、およびこれらの中でＺｒが含まれる場合にＺｒをＨｆ、ＭｎまたはＮｉの少なくとも１種によって置き換えた金属酸化物が好ましい。
【００３９】
第２の工程における金属酸化物誘電体膜の成膜方法は、どのような成膜方法でもよいが、すでに例にとって説明しているような成膜初期の第１の成膜条件と、その後の成膜における第２の成膜条件とが異なる成長方法が好ましい。即ち、従来のような下地金属上に同一の条件で成膜を行う成長方法に対して、ペロブスカイト型結晶構造の初期核形成または初期層形成を行う第一の成膜条件と、その後に、形成された初期核上にペロブスカイト型結晶構造の膜成長を行う第二の成膜条件とで成膜条件を変え、それぞれ最適な条件を選んで成膜することが好ましい。このような条件下で成膜することにより、配向性、結晶性、反転疲労ともに優れた薄膜を形成することが可能となる。ここで初期核とは、結晶核がアイランド状態で存在している状態であり、また、初期層とは、初期核が集まって連続層となった状態である。いずれの場合も、適当な条件で成膜することにより、良好な結晶核を含むものである。
【００４０】
このような成膜方法として、例えば、（ａ）第一の成膜条件で、金属酸化物誘電体の原料となる有機金属材料ガスのすべてを用いて、前記導電性材料上にペロブスカイト型結晶構造の初期核または初期層の形成を行い、第二の成膜条件で、この初期核または初期層の上にさらにペロブスカイト型結晶構造の膜成長を行う方法、および（ｂ）第一の成膜条件で、金属酸化物誘電体の原料となる有機金属材料ガスの一部のみを用いて、前記導電性材料上にペロブスカイト型結晶構造の初期核または初期層の形成を行い、第二の成膜条件で、この初期核または初期層上にさらにペロブスカイト型結晶構造の膜成長を行う方法を挙げることができる。このような方法は、いずれも特開平２０００−５８５２５号公報に記載されている。
【００４１】
【実施例】
次に実施例により具体的に本発明を説明する。
【００４２】
基板は６インチのシリコンウエハーを用いて、３００℃高温スパッタによってＰｔ（１００ｎｍ）／ＳｉＯ2構造の下地金属層を形成した。原料ガスはＰｂ原料にＰｂ（ＤＰＭ）2、Ｚｒ原料にＺｒ（ＯｔＢｕ）4、Ｔｉ原料にＴｉ（ＯｉＰｒ）4、酸化剤にはＮＯ2を用いた。キャリアガスは使用しないで、ガス流量はすべてマスフローコントローラによって制御した。成長中の圧力は５×１０-3Ｔｏｒｒ（６．６Ｐａ）とした。ＰＺＴ成膜は、基板温度４３０℃で、第１の条件ではじめに３〜５ｎｍのアイランド状ＰＴＯ核（初期核）を形成し、次いで第２の条件にてＰＺＴを成膜した。また、上部電極はＩｒ／ＩｒＯ2とし、上部電極加工後、４５０℃１０分の酸素中回復アニールを行った。
【００４３】
まず、Ｐｔ下地金属膜上に、Ｐｂ（ＤＰＭ）2とＮＯ2を供給し、その供給時間を変化させ、原子間力顕微鏡（ＡＦＭ）によってＰｔ表面の平坦性を調べた結果を図７〜図９に示す。図７は、第１の工程のない条件、即ち使用したＰｔ下地金属の表面そのものを示し、図８は、Ｐｂ先照射（即ち第１の工程）を３秒間、図９はＰｂ先照射を９秒間行ったものである。図７では、平均表面粗さ（ＲＭＳ）が２．０４５ｎｍであるのに、図８の例では１．７０１ｎｍ、図９の例では１．５２４ｎｍというように実際にＰｔ下地金属表面が平坦化している。
【００４４】
図１０および図１１には、ＰＺＴの成膜過程を順追って原子間力顕微鏡により観察した様子を示す。即ち、図１０（ａ）はＰｔ表面を４５０℃に加熱したときの表面状態であり、図１０（ｂ）に示すようにＰｂ先照射を９秒間行ったときに平坦化し、ＰＴＯの初期核の形成を３０秒間行ったときに図１０（ｃ）に示すように非常に細かい核が観察される。続いてＰＺＴの成膜を３０秒間行い（図１１（ｄ））、引き続きＰＺＴの成膜を６０秒後まで行っても（図１１（ｅ））、表面の平坦性を保持したままグレインサイズの小さなＰＺＴ多結晶が形成されていく様子が示されている。
【００４５】
図１２〜図１５は、ＰＺＴ膜を厚さ２００ｎｍまで成膜させたときの表面を走査型電子顕微鏡（ＳＥＭ）で観察した様子を示す図であり、図１２〜図１５は、Ｐｂ先照射時間がそれぞれ、０秒（先照射なし）、３秒、６秒、９秒の場合である。即ち、下地金属に対するＰｂ先照射時間が長くなると、その上に成膜されるＰＺＴの表面の凹凸が小さくなっていることが明らかに観察される。
【００４６】
さらに、図１６には２５０ｎｍのＰＺＴ膜を成膜する際にＰｂ先照射を９秒間行った場合のＩＶ特性を示しているが、リーク電流は、１０Ｖ印加時１０-4Ａ／ｃｍ2以下で良好であった。これに対して、図１７にはＰｂ先照射を行わずにＰＺＴ成膜を２５０ｎｍ行った場合のＩＶ特性を示しているが、５Ｖ〜８Ｖで急激に電流の増加が生じている。この結果よりＰｂ先照射を行うことにより明らかな電流リークの改善が確認された。
【００４７】
図１８に示すように、Ｐｂ先照射を９秒間行って得られた容量は、分極の値（２Ｐｒ値）も十分で、良好なヒステリシス特性を示している。
【００４８】
また、２５０ｎｍ成膜後のＰＺＴの表面の平坦性はＰｂ原料の先照射を行わなかった場合、ＲＭＳ値は１２．３ｎｍであったのに対して、Ｐｂ原料の先照射を９秒を行ったものでは、７．６ｎｍであった。
【００４９】
＜デバイスの製造例１＞
次に、本発明の気相成長方法を用いて、メモリーセルを製造したデバイス製造例１を図１９を用いて説明する。先ず、ウエット酸化によりシリコン基板に酸化膜を形成した。その後、ボロン、リン等の不純物をイオン注入し、ｎ型及びｐ型のウェルを形成した。この後、ゲート及び拡散層を以下のように形成した。まず、ゲート酸化膜６０１をウエット酸化によって形成した後、ゲートとなるポリシリコン６０２を成膜し、エッチングした。このポリシリコン膜上にシリコン酸化膜を成膜した後、エッチングし、側壁酸化膜６０３を形成した。次に、ボロン、砒素等の不純物をイオン注入し、ｎ型及びｐ型の拡散層を形成した。さらに、この上にＴｉ膜を成膜した後、シリコンと反応させ、未反応のＴｉをエッチングにより除去することにより、Ｔｉシリサイドをゲート６０４及び拡散層６０５に形成した。以上の過程により、図１９（Ａ）に示すように、分離用酸化膜６０６によって分離されたｎ型及びｐ型のＭＯＳ型トランジスタをシリコン基板上に形成した。
【００５０】
次にコンタクト及び下部電極を図１９（Ｂ）に示すように形成した。先ず、第一層間絶縁膜６０７としてシリコン酸化膜又はボロン等の不純物を含んだシリコン酸化膜（ＢＰＳＧ）を成膜した後、ＣＭＰ法により平坦化した。次に、コンタクトをエッチングにより開口した後、ｎ型及びｐ型それぞれの拡散層に対して不純物を注入し、７５０℃で１０秒の熱処理を行った。この後、バリアメタルとしてＴｉ及びＴｉＮを成膜した。この上にタングステンをＣＶＤ法により成膜した後、ＣＭＰによりタングステンのプラグ６０８を形成した。タングステンのプラグは、タングステンのＣＶＤ後、エッチバックによって形成しても良い。この上に、容量下部電極層として、Ｔｉ膜６０９及びＴｉＮ膜６１０を連続してスパッタし、その上に１００ｎｍのＰｔ膜６１１を形成した。
【００５１】
次に、強誘電体容量を図１９（Ｃ）に示すように形成した。本発明の方法を使用してＰＺＴを１００ｎｍ形成した。原料には、ビスジピバロイルメタナート鉛（Ｐｂ（ＤＰＭ）2）、チタンイソポロポキシド（Ｔｉ（ＯｉＰｒ）4）、ジルコニウムブトキシド（Ｚｒ（ＯｔＢｕ）4）を用い、酸化剤としてＮＯ2を用いた。
【００５２】
成膜条件は、基板温度を４３０℃とし、まずＮＯ2を流量３．０ＳＣＣＭの条件で供給していたところに、Ｐｂ（ＤＰＭ）2を流量０．２ＳＣＣＭで９秒間供給した。次に、成膜を開始するためにＴｉ（ＯｉＰｒ）4の供給を始め、Ｐｂ（ＤＰＭ）2流量０．２ＳＣＣＭ、Ｔｉ（ＯｉＰｒ）4流量０．２５ＳＣＣＭ、ＮＯ2流量３．０ＳＣＣＭの条件で３０秒間成膜した。その後、原料ガス供給条件を変更し、Ｐｂ（ＤＰＭ）2流量０．２５ＳＣＣＭ、Ｚｒ（ＯｔＢｕ）4流量０．２２５ＳＣＣＭ、Ｔｉ（ＯｉＰｒ）4流量０．２ＳＣＣＭ、ＮＯ2流量３．０ＳＣＣＭの条件で６００秒間成膜し、ＰＺＴ６１２の金属酸化物誘電体膜を得た。
【００５３】
この時の成長中の真空容器内のガスの全圧は、５×１０-3Ｔｏｒｒとした。この時の成長膜厚は１００ｎｍであった。ＩｒＯ2６１３及びＩｒ６１４をスパッタリング法により成膜し、容量上部電極層を形成した後、ドライエッチングによって、容量上部電極層、金属酸化物誘電体膜、容量下部電極層をパターニングにより分離し、ＰＺＴ容量とした。
【００５４】
この上に容量上部電極を図１９（Ｄ）に示すように形成した。第二層間絶縁膜６１５としてシリコン酸化膜をプラズマＣＶＤ法により形成した後、容量上部コンタクト及びプレート線コンタクトをエッチングにより開口した。第二メタル配線６１６としてＷＳｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをこの順にスパッタして成膜した後、エッチングにより加工した。この上に、パッシベーション膜６１７としてシリコン酸化膜及びＳｉＯＮ膜を形成した後、配線パッド部を開口し、電気特性の評価を行った。
【００５５】
図１９では、容量下部電極、ＰＺＴ膜、ＩｒＯ2／Ｉｒ容量上部電極を形成してから、ドライエッチング法によって容量を分離する方法について示したが、図２０に示すように、先に、容量下部電極すなわちＰｔ／ＴｉＮ／Ｔｉをドライエッチングによって分離した後、ＰＺＴの成膜を行い、ＩｒＯ2／Ｉｒ上部電極を形成して、上部電極を分離しても良い。この方法を用いると、ドライエッチングを行う膜が薄く、より微細なパターンが形成できる。また、ＰＺＴの側面がドライエッチング中にプラズマにさらされないので、ＰＺＴ膜中へ欠陥が導入されることもない。以下に図１９及び図２０に示す方法で作成した容量の電気特性を示す。
【００５６】
１μｍ角のＰＺＴ容量を５０００個並列接続し、その特性を測定したところ、反転と非反転電荷の差として２０μＣ／ｃｍ2以上の値が得られ、良好な誘電特性を示した。また、疲労特性及び保持特性等も良好であった。また、ゲート長０．２６μｍのトランジスタにおける特性を評価したところ、ｐ型、ｎ型ともにしきい値Ｖｔのばらつきはウエハー全面で１０％以下であり、良好であった。さらに、０．４μｍ角の容量下部コンタクトの抵抗を、コンタクト・チェーンにより測定したところ、コンタクト１個当たりの抵抗は１０Ωｃｍ以下であり良好であった。さらに、成膜されたＰＺＴ膜は平坦性が高いために乱反射が起こらず、マスク合わせを容易に高い精度で行うことができた。
【００５７】
＜デバイスの製造例２＞
次に、本願発明の実施形態に係るメモリーセルを製造する第２の方法を図２１に示す。タングステンのプラグの作製までは、メモリーセルの第１の実施形態と同等に作製し、この上に、Ｔｉ、ＴｉＮを成膜した。スパッタ法によりＡｌＣｕを成膜し、ドライエッチング法により第一のアルミ配線６１８を形成した。以上の過程により、図２１（Ａ）に示すようにｎ型及びｐ型のＭＯＳ型トランジスタ上に第一のアルミ配線を形成した。
【００５８】
次にビア及び第二のアルミ配線を図２１（Ｂ）に示すように形成した。先ず、第二層間絶縁膜６１９としてシリコン酸化膜又はボロン等の不純物を含んだシリコン酸化膜（ＢＰＳＧ）を成膜した後、ＣＭＰ法により平坦化した。次に、ビアホールをエッチングにより開口した後、バリアメタルとしてＴｉ及びＴｉＮを成膜した。この上にタングステンをＣＶＤ法により成膜した後、ＣＭＰによりタングステンのプラグ６２０を形成した。タングステンのプラグは、タングステンのＣＶＤ後、エッチバックによって形成しても良い。この上に、Ｔｉ及びＴｉＮをスパッタ法により形成し、ドライエッチング法により第二のアルミ配線６２１を形成し第三層間絶縁膜６２２としてシリコン酸化膜またはボロン等の不純物を含んだシリコン酸化膜（ＢＰＳＧ）を成膜した後、ＣＭＰ法により平坦化した。次にビアホールをエッチングにより開口した後、バリアメタルとしてＴｉ及びＴｉＮを成膜した。この上にタングステンをＣＶＤ法により成膜した後、ＣＭＰ法によりタングステンのプラグ６２３を形成した。タングステンのプラグは、タングステンのＣＶＤ後、エッチバックによって形成しても良い。このアルミ配線、層間膜、ビア形成を繰り返すことによって、所望の数の配線層を形成することができる。最後のタングステンプラグ上に、Ｔｉ膜６２４、ＴｉＮ膜６２５を連続してスパッタし、その上に１００ｎｍのＰｔ膜６２６を形成し、容量下部電極を形成した。
【００５９】
次に、強誘電体容量を図２２（Ｃ）に示すように形成した。本発明の方法を使用してＰＺＴを１００ｎｍ形成した。原料には、ビスジピバロイルメタナート鉛（Ｐｂ（ＤＰＭ）2）、チタンイソポロポキシド（Ｔｉ（ＯｉＰｒ）4）、ジルコニウムブトキシド（Ｚｒ（ＯｔＢｕ）4）を用い、酸化剤としてＮＯ2を用いた。
【００６０】
成膜条件は、基板温度を４３０℃とし、まずＮＯ2を流量３．０ＳＣＣＭの条件で供給していたところに、Ｐｂ（ＤＰＭ）2を流量０．２ＳＣＣＭで９秒間供給した。次に、成膜を開始するためにＴｉ（ＯｉＰｒ）4の供給を始め、Ｐｂ（ＤＰＭ）2流量０．２ＳＣＣＭ、Ｔｉ（ＯｉＰｒ）4流量０．２５ＳＣＣＭ、ＮＯ2流量３．０ＳＣＣＭの条件で４０秒間成膜した。その後、原料ガス供給条件を変更し、Ｐｂ（ＤＰＭ）2流量０．２５ＳＣＣＭ、Ｚｒ（ＯｔＢｕ）4流量０．２２５ＳＣＣＭ、Ｔｉ（ＯｉＰｒ）4流量０．２ＳＣＣＭ、ＮＯ2流量３．０ＳＣＣＭの条件で６００秒間成膜し、ＰＺＴ６２７の金属酸化物誘電体膜を得た。
【００６１】
この時の成長中の真空容器内のガスの全圧は、５×１０-3Ｔｏｒｒとした。この時の成長膜厚は１００ｎｍであった。ＩｒＯ2６２８及びＩｒ６２９をスパッタリング法により成膜し、容量上部電極層を形成した後、ドライエッチングによって、容量上部電極層、金属酸化物誘電体膜、容量下部電極層をパターニングにより分離し、ＰＺＴ容量とした。
【００６２】
この上に上部電極を図２２（Ｄ）に示すように形成した。第四層間絶縁膜６３０としてシリコン酸化膜をプラズマＣＶＤ法により形成した後、容量上部コンタクト及びプレート線コンタクトをエッチングにより開口した。第三メタル配線６３１としてＷＳｉ、ＴｉＮ、ＡｌＣｕ、ＴｉＮをこの順にスパッタして成膜した後、エッチングにより加工した。この上に、パッシベーション膜６３２としてシリコン酸化膜及びＳｉＯＮ膜を形成した後、配線パッド部を開口し、電気特性の評価を行った。
【００６３】
下部にアルミ配線がある場合にも、図２０に示した場合と同様に、先に容量下部電極すなわちＰｔ／ＴｉＮ／Ｔｉをドライエッチングにより分離した後、ＰＺＴの成膜を行い、ＩｒＯ2／Ｉｒ容量上部電極を形成して、容量上部電極を分離しても良い。この方法を用いると、ドライエッチングを行う膜が薄く、より微細なパターンが形成できる。また、ＰＺＴの側面がドライエッチング中にプラズマにさらされないので、ＰＺＴ膜中に欠陥が導入されることもない。
【００６４】
このデバイス製造例２で製造したメモリーセルを、デバイス製造例１で製造したメモリーセル同様に電気特性の評価を行った。
【００６５】
その結果、反転と非反転電荷の差として１０μＣ／ｃｍ2以上の値が得られ、良好な誘電特性を示し、疲労特性及び保持特性等も良好であった。また、リーク電流は、１０Ｖ印加時１０-4Ａ／ｃｍ2以下で良好であった。また、ゲート長０．２６μｍのトランジスタにおける特性を評価は、ｐ型、ｎ型ともにしきい値Ｖｔのばらつきはウエハー全面で１０％以下であり、良好であった。さらに、０．４μｍ角の容量下部コンタクトの抵抗を、コンタクト・チェーンにより測定した結果、コンタクト１個当たりの抵抗は１０Ωｃｍ以下であり良好であった。さらに、成膜されたＰＺＴ膜は平坦性が高いために乱反射が起こらず、マスク合わせを容易に高い精度で行うことができた。
【００６６】
デバイス製造例１および２とも、タングステンを用いたコンタクトについて述べたが、同様にポリシリコンを用いたコンタクトにおいても、強誘電体容量特性、トランジスタ特性、コンタクト抵抗ともに良好であった。
【００６７】
【発明の効果】
本発明によれば、リーク電流の少ないＰＺＴ膜（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3膜）の気相成長方法を提供することができる。また、本発明によれば、ＰＺＴ膜を成膜した後でも、膜の透明性がよく、マスクの位置合わせを問題なく行うことのできるＰＺＴ膜の気相成長方法を提供することができる。
【図面の簡単な説明】
【図１】Ｐｂ原料の先照射したときのＰＺＴの成長の様子を模式的に示す図である。
【図２】本発明の原料ガスの供給タイミングの１例を示す図である。
【図３】本発明の原料ガスの供給タイミングの１例を示す図である。
【図４】本発明の原料ガスの供給タイミングの１例を示す図である。
【図５】本発明の原料ガスの供給タイミングの１例を示す図である。
【図６】本発明の原料ガスの供給タイミングの１例を示す図である。
【図７】Ｐｔ下地金属膜の表面を原子間力顕微鏡で観察した図である。
【図８】Ｐｂ原料ガスを３秒間供給したときのＰｔ下地金属膜の表面を原子間力顕微鏡で観察した図である。
【図９】Ｐｂ原料ガスを９秒間供給したときのＰｔ下地金属膜の表面を原子間力顕微鏡で観察した図である。
【図１０】気相成長過程を順に原子間力顕微鏡で観察した図である。
【図１１】図１０に引き続き、気相成長過程を順に原子間力顕微鏡で観察した図である。
【図１２】成長したＰＺＴ膜の表面を走査型電子顕微鏡により観察した図である。
（Ｐｂ原料の先照射なし。）
【図１３】成長したＰＺＴ膜の表面を走査型電子顕微鏡により観察した図である。
（Ｐｂ原料の先照射３秒。）
【図１４】成長したＰＺＴ膜の表面を走査型電子顕微鏡により観察した図である。
（Ｐｂ原料の先照射６秒。）
【図１５】成長したＰＺＴ膜の表面を走査型電子顕微鏡により観察した図である。
（Ｐｂ原料の先照射９秒。）
【図１６】本発明により得られたＰＺＴ膜のＩ−Ｖ特性を示す図である。
【図１７】従来の方法により得られたＰＺＴ膜のＩ−Ｖ特性を示す図である。
【図１８】本発明により得られたＰＺＴ膜のヒステリシス特性を示す図である。
【図１９】本発明を適用したデバイス製造工程の１例を示す図である。
【図２０】本発明を適用したデバイス製造工程の１例を示す図である。
【図２１】本発明を適用したデバイス製造工程の１例を示す図である。
【図２２】本発明を適用したデバイス製造工程の１例を示す図である。
【図２３】従来の方法によるＰＺＴの成長の様子を模式的に示す図である。
【符号の説明】
１ 下地Ｐｔ膜
２ ＰｔとＰｂとの合金層
３ ＰＴＯ結晶核
４ ＰＺＴ多結晶
１１ 下地Ｐｔ膜１１
１２ ＰＴＯ結晶核
１３ ＰＺＴ多結晶
１４ 粒界

Claims (12)

  1. 下地金属上への有機金属材料ガスと酸化ガスを用いたＡＢＯ3で表されるペロブスカイト型結晶構造を有する金属酸化物誘電体膜の熱ＣＶＤによる気相成長方法であって、金属酸化物誘電体膜の成膜に先立ち、Ｐｂ有機金属原料ガスを単独または酸化ガスと共に供給する第１の工程と、その後、金属酸化物誘電体膜の原料となる有機金属材料ガスを供給して金属酸化物誘電体膜を成膜する第２の工程とを有し、
    前記第２の工程は、成膜初期の成膜条件である第１の成膜条件とその後の成膜条件である第２の成膜条件とが異なり、前記第１の成膜条件で、金属酸化物誘電体の原料となる有機金属材料ガスのすべてを用いて、前記下地金属上にペロブスカイト型結晶構造の初期核または初期層の形成を行い、第２の成膜条件で、この初期核または初期層上にさらにペロブスカイト型結晶構造の膜成長を行うことを特徴とする金属酸化物誘電体膜の気相成長方法。
  2. 前記第１の工程において、前記下地金属表面が平坦化されていることを特徴とする請求項１記載の金属酸化物誘電体膜の気相成長方法。
  3. 前記下地金属がＰｔである請求項１または２記載の金属酸化物誘電体膜の気相成長方法。
  4. 成長する金属酸化物誘電体膜がＰＺＴ膜である請求項１〜３のいずれかに記載の金属酸化物誘電体膜の気相成長方法。
  5. 下地金属上への有機金属材料ガスと酸化ガスを用いたＡＢＯ 3 で表されるペロブスカイト型結晶構造を有する金属酸化物誘電体膜の熱ＣＶＤによる気相成長方法であって、金属酸化物誘電体膜の成膜に先立ち、Ｐｂ有機金属原料ガスを単独で供給する第１の工程と、その後、金属酸化物誘電体膜の原料となる有機金属材料ガスを供給して金属酸化物誘電体膜を成膜する第２の工程とを有する金属酸化物誘電体膜の気相成長方法。
  6. 前記第２の工程において、成膜初期の成膜条件である第１の成膜条件とその後の成膜条件である第２の成膜条件とが異なることを特徴とする請求項５に記載の金属酸化物誘電体膜の気相成長方法。
  7. 前記第１の成膜条件で、金属酸化物誘電体の原料となる有機金属材料ガスの一部のみを用いて、前記下地金属膜上にペロブスカイト型結晶構造の初期核または初期層の形成を行い、第２の成膜条件で、この初期核または初期層上にさらにペロブスカイト型結晶構造の膜成長を行うことを特徴とする請求項６記載の金属酸化物誘電体膜の気相成長方法。
  8. 下地金属上への有機金属材料ガスと酸化ガスを用いたＡＢＯ 3 で表されるペロブスカイト型結晶構造を有する金属酸化物誘電体膜の熱ＣＶＤによる気相成長方法であって、金属酸化物誘電体膜の成膜に先立ち、Ｐｂ有機金属原料ガスを酸化ガスと共に供給する第１の工程と、その後、金属酸化物誘電体膜の原料となる有機金属材料ガスを供給して金属酸化物誘電体膜を成膜する第２の工程とを有し、
    前記第２の工程は、Ｐｂ有機金属原料ガスと他の有機金属原料ガスとを供給して、前記下地金属上に第１のペロブスカイト型結晶構造の初期核または初期層の形成を行い、第２の成膜条件で、金属酸化物誘電体の原料となる有機金属材料ガスのすべてを用いて、この初期核または初期層上にさらに第２のペロブスカイト型結晶構造の膜成長を行うことを特徴とする金属酸化物誘電体膜の気相成長方法。
  9. 前記第１の工程において、前記下地金属表面が平坦化されていることを特徴とする請求項５〜８のいずれか記載の金属酸化物誘電体膜の気相成長方法。
  10. 前記下地金属がＰｔである請求項５〜９のいずれか記載の金属酸化物誘電体膜の気相成長方法。
  11. 成長する金属酸化物誘電体膜がＰＺＴ膜である請求項５〜１０のいずれかに記載の金属酸化物誘電体膜の気相成長方法。
  12. 前記第２の工程は、第１の成膜条件においてＰＴＯ膜からなる初期核または初期層の形成を行い、第２の成膜条件でＰＺＴ膜の膜成長を行うことを特徴とする請求項１１に記載の金属酸化物誘電体膜の気相成長方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3800294B2 (ja) * 1999-10-25 2006-07-26 日本電気株式会社 半導体装置およびその製造方法
JP2003258202A (ja) * 2002-02-28 2003-09-12 Nec Electronics Corp 半導体装置の製造方法
JP2004014770A (ja) * 2002-06-06 2004-01-15 Renesas Technology Corp 半導体装置
JP4292373B2 (ja) * 2003-03-17 2009-07-08 セイコーエプソン株式会社 強誘電体薄膜の形成方法
JP2006222136A (ja) * 2005-02-08 2006-08-24 Tokyo Electron Ltd 容量素子の製造方法及び半導体装置の製造方法並びに半導体製造装置
JP4937533B2 (ja) * 2005-06-16 2012-05-23 東京エレクトロン株式会社 半導体装置の製造方法およびコンピュータ記憶媒体
JP4816916B2 (ja) * 2006-03-15 2011-11-16 セイコーエプソン株式会社 強誘電体メモリおよびその製造方法
US20140134823A1 (en) * 2011-06-20 2014-05-15 Advanced Technology Materials, Inc. High-k perovskite materials and methods of making and using the same
CN102517632B (zh) * 2012-01-11 2014-10-22 南京大学 一种采用MOCVD制备外延Gd2-xLaxO3栅介质薄膜的方法
US11121139B2 (en) * 2017-11-16 2021-09-14 International Business Machines Corporation Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes
CN109980095B (zh) * 2017-12-27 2020-06-09 南京工业大学 一种有效提升发光器件效率的钙钛矿膜层、器件和制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208715A (ja) * 1999-01-18 2000-07-28 Nissan Motor Co Ltd 強誘電体薄膜の構造及びその化学的気相成長法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2222822B (en) * 1988-04-27 1991-07-10 Plessey Co Plc A method of manufacturing perovskite lead scandium tantalate
JP3032416B2 (ja) * 1993-01-25 2000-04-17 大阪瓦斯株式会社 Ｃｖｄ薄膜形成方法
JP3411367B2 (ja) * 1994-03-24 2003-05-26 康夫 垂井 強誘電体薄膜と基体との複合構造体
JPH10173140A (ja) * 1996-12-11 1998-06-26 Texas Instr Japan Ltd 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法
US6333066B1 (en) * 1997-11-21 2001-12-25 Samsung Electronics Co., Ltd. Method for forming PZT thin film using seed layer
JP3171246B2 (ja) * 1998-08-03 2001-05-28 日本電気株式会社 金属酸化物誘電体膜の気相成長方法
JP3109485B2 (ja) * 1998-08-03 2000-11-13 日本電気株式会社 金属酸化物誘電体膜の気相成長方法
JP4230596B2 (ja) * 1999-03-12 2009-02-25 東京エレクトロン株式会社 薄膜形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208715A (ja) * 1999-01-18 2000-07-28 Nissan Motor Co Ltd 強誘電体薄膜の構造及びその化学的気相成長法

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