JP4031552B2 - 半導体装置の膜形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の膜形成方法に係り、特に所望する結晶型を有する半導体装置の膜形成方法に関する。
【０００２】
【従来の技術】
半導体記憶素子のうちの一つであるＤＲＡＭ（Dynamic Random Access Memory）の単位素子は一つのトランジスタと一つの情報格納用のキャパシタとから構成されている。情報格納用のキャパシタは痾粒子の照射などによる誤動作を防止するために、少なくとも３０fF/cell程度のキャパシタンスを確保しなければならない。従って、制限されたセル面積内でキャパシタンスを増加させなければならないという問題が提起されている。前記問題を解決する方法には、下記の式から分かるように三つの方法がある。
【０００３】
【数１】
前記式において、Ｃはキャパシタのキャパシタンス、ε0は真空状態における誘電率、εrは誘電体の誘電定数、Ａはキャパシタの電極の有効面積、ｄは誘電体膜の厚さを示す。
即ち、前記式から分かるように、１）誘電体膜の厚さを薄膜化する方法、２）キャパシタの電極の有効面積を増加させる方法、３）誘電定数が大きい物質を用いる方法などがある。
【０００４】
そのうち、一番目の方法は誘電体膜の厚さを１００Å以下に薄膜化する場合、ファウラーノドハイム電流により信頼性が低下されるので、大容量のメモリ素子に適用しがたい。
二番目の方法は３次元構造のキャパシタを製造するための工程が複雑で高コストになる短所がある。即ち、集積度の向上のために積層型キャパシタと、トレンチ型キャパシタの３次元的な構造が考案されて４ＭＢのＤＲＡＭに適用されているが、１６ＭＢ、６４ＭＢのＤＲＡＭに適用するには限界がある。
【０００５】
かつ、前記積層型キャパシタは多くのキャパシタンスを得るためにトランジスタの上に積層したキャパシタ構造の高さのために段差が大きく、トレンチ型のキャパシタはスケーリングダウン作業の進行に伴いトレンチの間に漏れ電流の問題が発生して６４ＭＢのＤＲＡＭに適用しがたい。
三番目の方法としては、高誘電率の材料としてＹ2Ｏ3、Ｔａ2Ｏ5、ＴｉＯ2などが用いられたが、最近ではＰＺＴ（ＰｂＺｒXＴｉ1-XＯ3）やＢＳＴ（ＢａXＳｒ1-XＴｉＯ3）のような強誘電体物質を主に用いている。
【０００６】
強誘電体物質とは自発分極現象を有し、誘電定数が数百乃至１０００程度である物質をいう。強誘電体を誘電体膜として用いる場合には前記強誘電体を数百Åの厚い膜から形成しても等価酸化膜の厚さを１０Å以下に薄膜化することができる。
前記強誘電体の膜のうち、ペロブスカイト（Perovskite）構造の酸化物、例えばＰｂＺｒＴｉＯ3（ＰＺＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）あるいはＳｒＴｉＯ3（ＳＴＯ）系列の物質を用いてＤＲＡＭあるいは不揮発性メモリの誘電膜を形成する方法が提案された。
【０００７】
例えば、ＣＶＤ（Chemical Vapor Deposition ）方法を用いて均一な膜質を有するＢＳＴを得る方法が文献（高秋川原，貼ochSurface Morphologies and Electrical Properties of (Ba,Sr)TiO3 Films Prepared by two-step Deposition of Liquid Source Chemical Vapor Deposition能och, Japaness Journal of Applied Physics Letter, Vol.34, pp5077-5082,1995年9月）に開示されている。前記文献では、強誘電体膜を単一層から形成する場合、薄膜の表面形状が非常に不均一になるのが核生成密度の不均一性による突出に起因することを説明している。前記不均一性を克服する方法としては、基板の温度を４２０℃の低温状態に調整し６０Åのバッファー層を蒸着した後、窒素雰囲気で１次アニーリングを行ってから、主層を蒸着し薄膜を結晶化させるために窒素雰囲気で２次アニーリングを行うことを開示している。ところが、前記文献には１次アニーリングの温度が開示されていないために発明の実施が可能であるか否やかが不確かであり、２回のアニーリングを通してＢＳＴ結晶型が得られるので、工程が複雑になる問題点がある。
【０００８】
一方、膜の疲れ現象による強誘電体膜の漏れ電流を減らし得る誘電体素子が特開平６−２１３３７号公報に開示されている。前記開示された誘電体素子においては、ＡＢＯ3構造の強誘電体物質、特にＰＺＴをキャパシタの誘電膜として用いる時、Ｂ格子の元素の組成比に対するＡ格子の元素の組成比、即ち〔Ａ〕／（〔Ａ〕＋〔Ｂ〕）が強誘電体物質と電極間の境界面と強誘電体物質のバルク領域とでそれぞれ異なるように構成する。かかる構成の誘電体素子を形成するためには、強誘電体膜のソース成分を変化させたり、強誘電体膜の蒸着が起こる反応室の条件を変えなければならないので、製造工程が複雑になる。
【０００９】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたものであり、簡単な工程を通して均一な表面を有し、漏れ電流の小さい半導体装置の膜形成方法を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体装置の膜形成方法は、第１酸化ガスを用いて半導体装置のチタン酸ストロンチウム膜の一部を形成する第１段階と、前記第１段階後、前記第１酸化ガスとは異なる成分からなる第２酸化ガスを用いて前記チタン酸ストロンチウム膜を完成する第２段階とを含み、前記第１段階はチタン酸ストロンチウム膜の蒸着にかかる総所要時間の１．７５乃至６．７％に当たる時間内に行われ、前記第１酸化ガスはＮ 2 Ｏ又はＯ 2 であり、前記第２酸化ガスは混合比が１：１のＮ 2 ＯとＯ 2 の混合ガスであることを特徴とする。
【００１１】
【００１２】
【００１３】
【発明の実施の形態】
以下、本発明を添付した図面に基づき更に詳細に説明する。後述する本発明の実施例では、半導体装置の膜としてＳＴＯ膜を形成し、このために下記の表１に示したような条件を用いた。
【００１４】
【表１】
図１乃至３は前記表１による条件下で酸化ガスを変化させながら形成した薄膜の表面形状を示すＳＥＭ（Scanning Electron Microscopy）写真である。
図１はＳＴＯ膜を初期層形成段階と主層形成段階との２段階により蒸着したものであり、第１段階の初期層形成段階では酸化ガスとしてＮ2Ｏを６０秒（ＳＴＯ膜の蒸着に要る総所要時間の６．７％）間流入させ、次いで第２段階の主層形成段階では酸化ガスとしてＮ2ＯとＯ2が１：１で混合された混合ガスを１４分（ＳＴＯ膜の蒸着に要る総所要時間の９３．３％）間流入させてＳＴＯ膜を蒸着した場合である。図２はＳＴＯ膜を図１のように２段階により蒸着するが、初期層形成段階では酸化ガスとしてＯ2を６０秒間流入させ、次いで主層形成段階で酸化ガスとしてＮ2ＯとＯ2が１：１で混合された混合ガスを１４分間流入させてＳＴＯ膜を蒸着した場合である。図３はＳＴＯ膜を１段階により蒸着したものであり、ＳＴＯ膜の全蒸着段階にかけて（即ち、１５分間）酸化ガスとしてＮ2ＯとＯ2が１：１で混合された混合ガスを用いてＳＴＯ膜を形成した場合である。
【００１５】
前記図１至図３に示されたように、ＳＴＯ膜を２段階にかけて蒸着した場合にはＳＴＯ膜の薄膜に突出部が形成されず均一に形成されることが分かる。
一方、誘電体膜としてＳＴＯ膜を形成する際、Ｓｒ／Ｔｉ＝１の条件で薄膜の誘電率が一番大きく、Ｔｉの量がＳｒの量より多い場合に誘電定数は小さくなり漏れ電流が減少することを説明している（P-Y. Lesaicherre,"Preparation of ECR MOCVD SrTiO3 thin films and their application to a Gbit-scale DRAM stacked capacitor structure", invited talk at the Korea Vacuum Society, inSeoul February 17, 1995 参照）。このような事実に基づき、前記表１による工程条件下で酸化ガスの成分を変化させながらSTO膜を形成し、前記形成されたＳＴＯ膜の組成を調べた。
【００１６】
図４のＡ及びＢはＳＴＯ膜において各酸化ガス成分によるＳｒとＴｉの組成比、即ち〔Ｓｒ〕／〔Ｔｉ〕を示したものである。図４のＡはＳＴＯ膜を単一層として蒸着した場合であり、図４のＢはＳＴＯ膜を初期層及び主層からなる二重層として蒸着した場合である。ここで、ＳＴＯ膜の組成比、即ち〔Ｓｒ〕／〔Ｔｉ〕はＲＢＳ（Rutherford Back scattering Spectroscopy ）にて測定したものである。
【００１７】
図４のＡの結果から分かるように、Ｎ2Ｏ、Ｎ2Ｏ及びＯ2の混合ガス、Ｏ2からなる酸化ガスのうち選択された一つの酸化ガスのみを用いてＳＴＯ膜を単一層として蒸着する場合には、〔Ｓｒ〕／〔Ｔｉ〕がそれぞれ１．１０、０．９６及び０．９２であった。結果的に、Ｎ2Ｏの量が増加するほどＳｒの量が増加し、Ｏ2の量が増加するほどＴｉの量が増加することが分かる。
【００１８】
このような結果はＳＴＯ膜を二重層として蒸着した場合にも類似である。図４のＢにおいて、ポイント'Ａ'は図２と同一な条件でＳＴＯ膜を形成した場合であり、ポイント'Ｂ'は図１と同一な条件でＳＴＯ膜を形成した場合である。ポイント'Ａ'及び'Ｂ'における〔Ｓｒ〕／〔Ｔｉ〕はそれぞれ０．９３と１．００である。かつ、図４Ｂにおいて、ポイント'Ｃ'は図３と同一な条件下で、即ち初期層蒸着段階無しに一段階によりＳＴＯ膜を形成した場合を示す。
【００１９】
図４のＢの結果から分かるように、ＳＴＯ膜を二重層として蒸着する場合、第１段階の初期層蒸着段階で漏れ電流を減らすためにＴｉの量をＳｒより増加させる方法としては酸化ガスとしてＯ2を用いることが効果的である。一方、ＳＴＯ膜の各形成条件に応じる電気的特性を測定した結果を次の表２に示した。
【００２０】
【表２】
前記表２から分かるように、ＳＴＯ膜を２段階により蒸着した場合には漏れ電流が小さく、誘電定数が大きい。誘電定数が一番大きい場合は、初期層形成段階で酸化ガスとしてＯ2を用いた場合であり、漏れ電流が一番小さい場合は酸化ガスとしてＮ2Ｏを１５秒（総所要時間の１．７５％）間用いた場合である。
【００２１】
一方、誘電定数が一番大きいＳＴＯ膜の〔Ｓｒ〕／〔Ｔｉ〕は０．９３であり、その際の条件は初期層形成時に酸化ガスとしてＯ2を６０秒間流入し、主層形成時に酸化ガスとしてＮ2ＯとＯ2が１：１で混合された混合ガスを残余工程時間の間に流入させた場合に当たる。〔Ｓｒ〕／〔Ｔｉ〕＝０．９３の時の誘電定数はＳＴＯ膜を二重層として形成した場合のうち〔Ｓｒ〕／〔Ｔｉ〕＝１の時の誘電定数と一番大きな差がある。このような事実は前述したP-Y,Lesaicherreによる文献に開示された内容、即ち〔Ｓｒ〕／〔Ｔｉ〕＝１である時に最大の誘電定数が得られるという内容とは異なる結果である。
【００２２】
結果的に、ＳＴＯ膜の形成条件に応じて相異なる誘電定数を有する理由はＳＴＯ膜の蒸着時のガス組成差でなく蒸着されたＳＴＯ膜の結晶性が異なる点に起因する推定される。
従って、本出願人は酸化ガスの種類に応じるＳＴＯ膜の結晶構造を次のように観察した。
【００２３】
図５のＡ乃至ＣはそれぞれＳＴＯ膜を単一層として一段階により５００Åの厚さで蒸着した場合、反応ガスとして用いられた酸化ガスの種類に応じるＸＲＤ（X-Ray Diffraction ）パターンを示したものである。図５のＡは酸化ガスとしてＯ2を用いた場合であり、図５のＢは酸化ガスとしてＮ2ＯとＯ2を１：１で混合した混合ガスを用いた場合であり、図５のＣは酸化ガスとしてＮ2Ｏを用いた場合を示す。
【００２４】
図５のＡ乃至Ｃから分かるように、酸化ガスがＯ2からＮ2Ｏ＋Ｏ2、Ｎ2Ｏに変わると共に、即ちＮ2Ｏの量が増加するほどＸＲＤピークの強度は弱くなり、格子面２００のピークに対する格子面１１０のピークの強度の相対的な比（Ｉ110／Ｉ200）は減少する。
ここで、酸化ガスの成分が変化するに応じて結晶成長の方向が変わる理由は正イオンの比、即ち〔Ｓｒ〕／〔Ｔｉ〕が変わるためと見なされる。即ち、酸化ガスは蒸着されるＳＴＯ膜の組成のみならずその膜の結晶性及び優先配向性にも影響を及ぼす。
【００２５】
図６のＡ乃至図ＣはＳＴＯ膜を２段階により蒸着した場合、酸化ガスの種類に応じるＸＲＤパターンを示したものである。
図６のＡは酸化ガスとして初期層形成段階でＮ2Ｏを１５秒（総所要時間の１．７％）間用いた後、主層形成段階でＮ2Ｏ＋Ｏ2を１４分４５秒間用いてＳＴＯ膜を蒸着した場合であり、格子面１１０、２００のピークが現れ、特に格子面２００のピークが大きく現れる。図６Ｂは酸化ガスとして初期層形成段階でＮ2Ｏを６０秒間用いた後、主層形成段階でＮ2Ｏ＋Ｏ2を１４分間用いてＳＴＯ膜を蒸着した場合であり、格子面２００のピークは大きく現れるが、図６のＡの格子面の２００のピークよりは高くない。最後に、図６のＣは酸化ガスとして初期層形成段階でＯ2を６０秒間用いた後、主層形成段階でＮ2Ｏ＋Ｏ2を１４分間用いてＳＴＯ膜を蒸着した場合であり、格子面１１０の上にピークがはっきりと現れる。前記結果から、酸化ガスとしてＯ2を用いると格子面１１０が優先配向され、酸化ガスとしてＮ2Ｏを用いると格子面２００が優先配向されることを分かる。かつ、初期層の形成時間が短いほど、即ち初期層の厚さが薄いほど激しい格子面２００ピークが得られることが分かる。
【００２６】
前記説明した実施例より、各酸化ガスを用いる初期層で所要される時間がＳＴＯ膜の蒸着に要る総所要時間の１．７５乃至６．７％の範囲内であれば本発明の思想を実現することができる。
以上、半導体装置の強誘電体薄膜に突出部が形成される問題は強誘電体薄膜を２段階にかけて蒸着することにより解決できる。このように２段階の蒸着により強誘電体薄膜を形成することにより、強誘電体薄膜の誘電定数を大きくし、漏れ電流を減少させ得る。一方、誘電定数を最適の値にするためには初期層形成段階の第１段階で酸化ガスとしてＯ2を６０秒間用いることが望ましく、漏れ電流を最大限に抑制するためには酸化ガスとしてＮ2Ｏを用いＳＴＯ膜を蒸着するにかかる総所要時間の約１．７５乃至６．７％の範囲内で初期層蒸着を行うことが望ましい。
【００２７】
かつ、酸化ガスとしてＯ2を用いると格子面１１０が優先配向され、Ｎ2Ｏを用いると格子面２００が優先配向される。ところが、ペブロスカイト構造の酸化物は結晶構造の優先配向に応じて誘電定数、漏れ電流などの電気的な特性及び薄膜のストレス、イオンの拡散程度などが変わるので、ＳＴＯ膜の形成時に用いられる酸化ガスの種類と蒸着時間を変化させることにより特定ディバイスに好適な電気的特性を有するＳＴＯ膜を形成することができる。特に、２段階により行われるＳＴＯ膜の蒸着工程で第１段階の初期層蒸着に用いられるガスのみを変えてＳＴＯ膜の所望する結晶構造を得ることができるという利点がある。
【００２８】
図７のＡ乃至Ｄは本発明によるＳＴＯ膜の形成方法を用いてキャパシタを製造する段階を示した断面図である。
図７のＡを参照すると、半導体基板５０の上に素子分離酸化膜５５、ゲート６０、ソース／ドレイン領域６２、前記ソース／ドレイン領域６２と接触するビットライン６５及び埋没コンタクト７５が形成されている。
【００２９】
図７のＢを参照すると、埋没コンタクト７５の形成された平坦化膜７０の上面にキャパシタの下部電極として用いられる導電層を形成しパタニングして下部電極８０を形成する。前記下部電極８０を形成するための導電層はＰｔ，Ｉｒ，Ｒｕ，ＩｒＯ2，ＲｕＯ2のうち何れか一つから形成される。
図７のＣを参照すると、ＭＯＣＶＤ（Metal Organics Chemical Vapor Deposition）方法を用いて前記結果物の全面に誘電物質を蒸着してＳＴＯ膜８５を形成する。前記誘電体物質としてＢＳＴ，ＳＴＯ，ＰＺＴ，Ｂｉ4Ｔｉ3Ｏ12，ＳｒＢｉ2Ｔａ2Ｏ9のうち何れか一つを用いることができるが、本実施例ではＳＴＯを用いた。通常的に、ＳＴＯ膜は１００乃至５００Åの厚さで形成し、ＳＴＯ膜８５の蒸着に必要な総所要時間は１５分乃至２０分である。ここで、前記ＳＴＯ膜８５は２段階により蒸着され、ＳｒのソースとしてＳｒ(DPM)2tetraglymeをＴＨＦ（tetrahydrofuran ）に溶かした溶液（０．１５モール％）を用い、ＴｉのソースとしてＴｉ(DPM)2(O-i-Pr)をＴＨＦに溶かした溶液（０．４０モール％）を用いてＳｒ：Ｔｉを７７：２３で保ちながらソースをアルゴン運送ガスチャンバーに流す。この際、基板の温度及び圧力は前記表１に示した通りである。第１段階で酸素ガスをＳＴＯ膜８５の蒸着に必要な総所要時間の１乃至５０％、例えば６．７％にかけて用い、第２段階では酸素ガスと窒素ガスとの混合ガスをＳＴＯ膜８５の蒸着に必要な総所要時間のうち残りの時間にかけて用いた。
【００３０】
前記方法により形成されたＳＴＯ膜８５の表面には突出部が形成されず、漏れ電流が小さくなり誘電定数が大きくなる。
図７のＤを参照すると、前記結果物の全面に上部電極層９０を蒸着し、５００乃至７００℃の窒素ガス雰囲気で２０分乃至６０分間アニーリングして上部電極層９０とＳＴＯ膜８５間の界面を安定化させる。ここで、上部電極層を形成する物質としてはＰｔ，Ｉｒ，Ｒｕ，ＩｒＯ2，ＲｕＯ2のうち何れか一つを用いる。
【００３１】
次に、上部電極層９０をパタニングするとキャパシタが完成され、キャパシタの形成後の層間絶縁膜の形成、配線層の形成及び保護膜の形成などは通常の半導体製造過程と同一である。
【００３２】
【発明の効果】
本発明によれば、半導体装置のチタン酸ストロンチウム膜を形成する方法として、ＭＯＣＶＤ方法を用い２段階にかけて蒸着することにより、均一な表面を有し、漏れ電流の小さい半導体装置の膜を形成することができる。
【００３３】
本発明は前記実施例に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により、多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】 本発明の実施例により形成した薄膜の表面形状を示すＳＥＭ写真である。
【図２】 本発明の実施例により形成した薄膜の表面形状を示すＳＥＭ写真である。
【図３】 本発明の実施例により形成した薄膜の表面形状を示すＳＥＭ写真である。
【図４】 Ａ及びＢはそれぞれ本発明実施例において誘電体膜を単一層及び二重層として蒸着する時に供される酸化ガスの成分によるＳＴＯ膜の組成比を示す。
【図５】 Ａ乃至Ｃは本発明実施例のＳＴＯ膜を単一層として１段階により蒸着した場合、反応ガスの成分によるＸＲＤパターンを示す。
【図６】 Ａ乃至Ｃは本発明実施例のＳＴＯ膜を２段階により蒸着した場合、反応ガスの成分に応じるＸＲＤパターンを示す。
【図７】 Ａ乃至Ｄは本発明の望ましい実施例によるＳＴＯ膜形成方法に基づき半導体装置のキャパシタを製造する方法を段階別に示した断面図である。
【符号の説明】
５０ 半導体基板
５５ 素子分離酸化膜
６０ ゲート
６２ ソース／ドレイン領域
６５ ビットライン
７０ 平坦化膜
７５ 埋没コンタクト
８０ 下部電極
８５ ＳＴＯ膜
９０ 上部電極層
【発明の属する技術分野】
本発明は半導体装置の膜形成方法に係り、特に所望する結晶型を有する半導体装置の膜形成方法に関する。
【０００２】
【従来の技術】
半導体記憶素子のうちの一つであるＤＲＡＭ（Dynamic Random Access Memory）の単位素子は一つのトランジスタと一つの情報格納用のキャパシタとから構成されている。情報格納用のキャパシタは痾粒子の照射などによる誤動作を防止するために、少なくとも３０fF/cell程度のキャパシタンスを確保しなければならない。従って、制限されたセル面積内でキャパシタンスを増加させなければならないという問題が提起されている。前記問題を解決する方法には、下記の式から分かるように三つの方法がある。
【０００３】
【数１】
即ち、前記式から分かるように、１）誘電体膜の厚さを薄膜化する方法、２）キャパシタの電極の有効面積を増加させる方法、３）誘電定数が大きい物質を用いる方法などがある。
【０００４】
そのうち、一番目の方法は誘電体膜の厚さを１００Å以下に薄膜化する場合、ファウラーノドハイム電流により信頼性が低下されるので、大容量のメモリ素子に適用しがたい。
二番目の方法は３次元構造のキャパシタを製造するための工程が複雑で高コストになる短所がある。即ち、集積度の向上のために積層型キャパシタと、トレンチ型キャパシタの３次元的な構造が考案されて４ＭＢのＤＲＡＭに適用されているが、１６ＭＢ、６４ＭＢのＤＲＡＭに適用するには限界がある。
【０００５】
かつ、前記積層型キャパシタは多くのキャパシタンスを得るためにトランジスタの上に積層したキャパシタ構造の高さのために段差が大きく、トレンチ型のキャパシタはスケーリングダウン作業の進行に伴いトレンチの間に漏れ電流の問題が発生して６４ＭＢのＤＲＡＭに適用しがたい。
三番目の方法としては、高誘電率の材料としてＹ2Ｏ3、Ｔａ2Ｏ5、ＴｉＯ2などが用いられたが、最近ではＰＺＴ（ＰｂＺｒXＴｉ1-XＯ3）やＢＳＴ（ＢａXＳｒ1-XＴｉＯ3）のような強誘電体物質を主に用いている。
【０００６】
強誘電体物質とは自発分極現象を有し、誘電定数が数百乃至１０００程度である物質をいう。強誘電体を誘電体膜として用いる場合には前記強誘電体を数百Åの厚い膜から形成しても等価酸化膜の厚さを１０Å以下に薄膜化することができる。
前記強誘電体の膜のうち、ペロブスカイト（Perovskite）構造の酸化物、例えばＰｂＺｒＴｉＯ3（ＰＺＴ）、ＢａＳｒＴｉＯ3（ＢＳＴ）あるいはＳｒＴｉＯ3（ＳＴＯ）系列の物質を用いてＤＲＡＭあるいは不揮発性メモリの誘電膜を形成する方法が提案された。
【０００７】
例えば、ＣＶＤ（Chemical Vapor Deposition ）方法を用いて均一な膜質を有するＢＳＴを得る方法が文献（高秋川原，貼ochSurface Morphologies and Electrical Properties of (Ba,Sr)TiO3 Films Prepared by two-step Deposition of Liquid Source Chemical Vapor Deposition能och, Japaness Journal of Applied Physics Letter, Vol.34, pp5077-5082,1995年9月）に開示されている。前記文献では、強誘電体膜を単一層から形成する場合、薄膜の表面形状が非常に不均一になるのが核生成密度の不均一性による突出に起因することを説明している。前記不均一性を克服する方法としては、基板の温度を４２０℃の低温状態に調整し６０Åのバッファー層を蒸着した後、窒素雰囲気で１次アニーリングを行ってから、主層を蒸着し薄膜を結晶化させるために窒素雰囲気で２次アニーリングを行うことを開示している。ところが、前記文献には１次アニーリングの温度が開示されていないために発明の実施が可能であるか否やかが不確かであり、２回のアニーリングを通してＢＳＴ結晶型が得られるので、工程が複雑になる問題点がある。
【０００８】
一方、膜の疲れ現象による強誘電体膜の漏れ電流を減らし得る誘電体素子が特開平６−２１３３７号公報に開示されている。前記開示された誘電体素子においては、ＡＢＯ3構造の強誘電体物質、特にＰＺＴをキャパシタの誘電膜として用いる時、Ｂ格子の元素の組成比に対するＡ格子の元素の組成比、即ち〔Ａ〕／（〔Ａ〕＋〔Ｂ〕）が強誘電体物質と電極間の境界面と強誘電体物質のバルク領域とでそれぞれ異なるように構成する。かかる構成の誘電体素子を形成するためには、強誘電体膜のソース成分を変化させたり、強誘電体膜の蒸着が起こる反応室の条件を変えなければならないので、製造工程が複雑になる。
【０００９】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたものであり、簡単な工程を通して均一な表面を有し、漏れ電流の小さい半導体装置の膜形成方法を提供することである。
【００１０】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体装置の膜形成方法は、第１酸化ガスを用いて半導体装置のチタン酸ストロンチウム膜の一部を形成する第１段階と、前記第１段階後、前記第１酸化ガスとは異なる成分からなる第２酸化ガスを用いて前記チタン酸ストロンチウム膜を完成する第２段階とを含み、前記第１段階はチタン酸ストロンチウム膜の蒸着にかかる総所要時間の１．７５乃至６．７％に当たる時間内に行われ、前記第１酸化ガスはＮ 2 Ｏ又はＯ 2 であり、前記第２酸化ガスは混合比が１：１のＮ 2 ＯとＯ 2 の混合ガスであることを特徴とする。
【００１１】
【００１２】
【００１３】
【発明の実施の形態】
以下、本発明を添付した図面に基づき更に詳細に説明する。後述する本発明の実施例では、半導体装置の膜としてＳＴＯ膜を形成し、このために下記の表１に示したような条件を用いた。
【００１４】
【表１】
図１はＳＴＯ膜を初期層形成段階と主層形成段階との２段階により蒸着したものであり、第１段階の初期層形成段階では酸化ガスとしてＮ2Ｏを６０秒（ＳＴＯ膜の蒸着に要る総所要時間の６．７％）間流入させ、次いで第２段階の主層形成段階では酸化ガスとしてＮ2ＯとＯ2が１：１で混合された混合ガスを１４分（ＳＴＯ膜の蒸着に要る総所要時間の９３．３％）間流入させてＳＴＯ膜を蒸着した場合である。図２はＳＴＯ膜を図１のように２段階により蒸着するが、初期層形成段階では酸化ガスとしてＯ2を６０秒間流入させ、次いで主層形成段階で酸化ガスとしてＮ2ＯとＯ2が１：１で混合された混合ガスを１４分間流入させてＳＴＯ膜を蒸着した場合である。図３はＳＴＯ膜を１段階により蒸着したものであり、ＳＴＯ膜の全蒸着段階にかけて（即ち、１５分間）酸化ガスとしてＮ2ＯとＯ2が１：１で混合された混合ガスを用いてＳＴＯ膜を形成した場合である。
【００１５】
前記図１至図３に示されたように、ＳＴＯ膜を２段階にかけて蒸着した場合にはＳＴＯ膜の薄膜に突出部が形成されず均一に形成されることが分かる。
一方、誘電体膜としてＳＴＯ膜を形成する際、Ｓｒ／Ｔｉ＝１の条件で薄膜の誘電率が一番大きく、Ｔｉの量がＳｒの量より多い場合に誘電定数は小さくなり漏れ電流が減少することを説明している（P-Y. Lesaicherre,"Preparation of ECR MOCVD SrTiO3 thin films and their application to a Gbit-scale DRAM stacked capacitor structure", invited talk at the Korea Vacuum Society, inSeoul February 17, 1995 参照）。このような事実に基づき、前記表１による工程条件下で酸化ガスの成分を変化させながらSTO膜を形成し、前記形成されたＳＴＯ膜の組成を調べた。
【００１６】
図４のＡ及びＢはＳＴＯ膜において各酸化ガス成分によるＳｒとＴｉの組成比、即ち〔Ｓｒ〕／〔Ｔｉ〕を示したものである。図４のＡはＳＴＯ膜を単一層として蒸着した場合であり、図４のＢはＳＴＯ膜を初期層及び主層からなる二重層として蒸着した場合である。ここで、ＳＴＯ膜の組成比、即ち〔Ｓｒ〕／〔Ｔｉ〕はＲＢＳ（Rutherford Back scattering Spectroscopy ）にて測定したものである。
【００１７】
図４のＡの結果から分かるように、Ｎ2Ｏ、Ｎ2Ｏ及びＯ2の混合ガス、Ｏ2からなる酸化ガスのうち選択された一つの酸化ガスのみを用いてＳＴＯ膜を単一層として蒸着する場合には、〔Ｓｒ〕／〔Ｔｉ〕がそれぞれ１．１０、０．９６及び０．９２であった。結果的に、Ｎ2Ｏの量が増加するほどＳｒの量が増加し、Ｏ2の量が増加するほどＴｉの量が増加することが分かる。
【００１８】
このような結果はＳＴＯ膜を二重層として蒸着した場合にも類似である。図４のＢにおいて、ポイント'Ａ'は図２と同一な条件でＳＴＯ膜を形成した場合であり、ポイント'Ｂ'は図１と同一な条件でＳＴＯ膜を形成した場合である。ポイント'Ａ'及び'Ｂ'における〔Ｓｒ〕／〔Ｔｉ〕はそれぞれ０．９３と１．００である。かつ、図４Ｂにおいて、ポイント'Ｃ'は図３と同一な条件下で、即ち初期層蒸着段階無しに一段階によりＳＴＯ膜を形成した場合を示す。
【００１９】
図４のＢの結果から分かるように、ＳＴＯ膜を二重層として蒸着する場合、第１段階の初期層蒸着段階で漏れ電流を減らすためにＴｉの量をＳｒより増加させる方法としては酸化ガスとしてＯ2を用いることが効果的である。一方、ＳＴＯ膜の各形成条件に応じる電気的特性を測定した結果を次の表２に示した。
【００２０】
【表２】
【００２１】
一方、誘電定数が一番大きいＳＴＯ膜の〔Ｓｒ〕／〔Ｔｉ〕は０．９３であり、その際の条件は初期層形成時に酸化ガスとしてＯ2を６０秒間流入し、主層形成時に酸化ガスとしてＮ2ＯとＯ2が１：１で混合された混合ガスを残余工程時間の間に流入させた場合に当たる。〔Ｓｒ〕／〔Ｔｉ〕＝０．９３の時の誘電定数はＳＴＯ膜を二重層として形成した場合のうち〔Ｓｒ〕／〔Ｔｉ〕＝１の時の誘電定数と一番大きな差がある。このような事実は前述したP-Y,Lesaicherreによる文献に開示された内容、即ち〔Ｓｒ〕／〔Ｔｉ〕＝１である時に最大の誘電定数が得られるという内容とは異なる結果である。
【００２２】
結果的に、ＳＴＯ膜の形成条件に応じて相異なる誘電定数を有する理由はＳＴＯ膜の蒸着時のガス組成差でなく蒸着されたＳＴＯ膜の結晶性が異なる点に起因する推定される。
従って、本出願人は酸化ガスの種類に応じるＳＴＯ膜の結晶構造を次のように観察した。
【００２３】
図５のＡ乃至ＣはそれぞれＳＴＯ膜を単一層として一段階により５００Åの厚さで蒸着した場合、反応ガスとして用いられた酸化ガスの種類に応じるＸＲＤ（X-Ray Diffraction ）パターンを示したものである。図５のＡは酸化ガスとしてＯ2を用いた場合であり、図５のＢは酸化ガスとしてＮ2ＯとＯ2を１：１で混合した混合ガスを用いた場合であり、図５のＣは酸化ガスとしてＮ2Ｏを用いた場合を示す。
【００２４】
図５のＡ乃至Ｃから分かるように、酸化ガスがＯ2からＮ2Ｏ＋Ｏ2、Ｎ2Ｏに変わると共に、即ちＮ2Ｏの量が増加するほどＸＲＤピークの強度は弱くなり、格子面２００のピークに対する格子面１１０のピークの強度の相対的な比（Ｉ110／Ｉ200）は減少する。
ここで、酸化ガスの成分が変化するに応じて結晶成長の方向が変わる理由は正イオンの比、即ち〔Ｓｒ〕／〔Ｔｉ〕が変わるためと見なされる。即ち、酸化ガスは蒸着されるＳＴＯ膜の組成のみならずその膜の結晶性及び優先配向性にも影響を及ぼす。
【００２５】
図６のＡ乃至図ＣはＳＴＯ膜を２段階により蒸着した場合、酸化ガスの種類に応じるＸＲＤパターンを示したものである。
図６のＡは酸化ガスとして初期層形成段階でＮ2Ｏを１５秒（総所要時間の１．７％）間用いた後、主層形成段階でＮ2Ｏ＋Ｏ2を１４分４５秒間用いてＳＴＯ膜を蒸着した場合であり、格子面１１０、２００のピークが現れ、特に格子面２００のピークが大きく現れる。図６Ｂは酸化ガスとして初期層形成段階でＮ2Ｏを６０秒間用いた後、主層形成段階でＮ2Ｏ＋Ｏ2を１４分間用いてＳＴＯ膜を蒸着した場合であり、格子面２００のピークは大きく現れるが、図６のＡの格子面の２００のピークよりは高くない。最後に、図６のＣは酸化ガスとして初期層形成段階でＯ2を６０秒間用いた後、主層形成段階でＮ2Ｏ＋Ｏ2を１４分間用いてＳＴＯ膜を蒸着した場合であり、格子面１１０の上にピークがはっきりと現れる。前記結果から、酸化ガスとしてＯ2を用いると格子面１１０が優先配向され、酸化ガスとしてＮ2Ｏを用いると格子面２００が優先配向されることを分かる。かつ、初期層の形成時間が短いほど、即ち初期層の厚さが薄いほど激しい格子面２００ピークが得られることが分かる。
【００２６】
前記説明した実施例より、各酸化ガスを用いる初期層で所要される時間がＳＴＯ膜の蒸着に要る総所要時間の１．７５乃至６．７％の範囲内であれば本発明の思想を実現することができる。
以上、半導体装置の強誘電体薄膜に突出部が形成される問題は強誘電体薄膜を２段階にかけて蒸着することにより解決できる。このように２段階の蒸着により強誘電体薄膜を形成することにより、強誘電体薄膜の誘電定数を大きくし、漏れ電流を減少させ得る。一方、誘電定数を最適の値にするためには初期層形成段階の第１段階で酸化ガスとしてＯ2を６０秒間用いることが望ましく、漏れ電流を最大限に抑制するためには酸化ガスとしてＮ2Ｏを用いＳＴＯ膜を蒸着するにかかる総所要時間の約１．７５乃至６．７％の範囲内で初期層蒸着を行うことが望ましい。
【００２７】
かつ、酸化ガスとしてＯ2を用いると格子面１１０が優先配向され、Ｎ2Ｏを用いると格子面２００が優先配向される。ところが、ペブロスカイト構造の酸化物は結晶構造の優先配向に応じて誘電定数、漏れ電流などの電気的な特性及び薄膜のストレス、イオンの拡散程度などが変わるので、ＳＴＯ膜の形成時に用いられる酸化ガスの種類と蒸着時間を変化させることにより特定ディバイスに好適な電気的特性を有するＳＴＯ膜を形成することができる。特に、２段階により行われるＳＴＯ膜の蒸着工程で第１段階の初期層蒸着に用いられるガスのみを変えてＳＴＯ膜の所望する結晶構造を得ることができるという利点がある。
【００２８】
図７のＡ乃至Ｄは本発明によるＳＴＯ膜の形成方法を用いてキャパシタを製造する段階を示した断面図である。
図７のＡを参照すると、半導体基板５０の上に素子分離酸化膜５５、ゲート６０、ソース／ドレイン領域６２、前記ソース／ドレイン領域６２と接触するビットライン６５及び埋没コンタクト７５が形成されている。
【００２９】
図７のＢを参照すると、埋没コンタクト７５の形成された平坦化膜７０の上面にキャパシタの下部電極として用いられる導電層を形成しパタニングして下部電極８０を形成する。前記下部電極８０を形成するための導電層はＰｔ，Ｉｒ，Ｒｕ，ＩｒＯ2，ＲｕＯ2のうち何れか一つから形成される。
図７のＣを参照すると、ＭＯＣＶＤ（Metal Organics Chemical Vapor Deposition）方法を用いて前記結果物の全面に誘電物質を蒸着してＳＴＯ膜８５を形成する。前記誘電体物質としてＢＳＴ，ＳＴＯ，ＰＺＴ，Ｂｉ4Ｔｉ3Ｏ12，ＳｒＢｉ2Ｔａ2Ｏ9のうち何れか一つを用いることができるが、本実施例ではＳＴＯを用いた。通常的に、ＳＴＯ膜は１００乃至５００Åの厚さで形成し、ＳＴＯ膜８５の蒸着に必要な総所要時間は１５分乃至２０分である。ここで、前記ＳＴＯ膜８５は２段階により蒸着され、ＳｒのソースとしてＳｒ(DPM)2tetraglymeをＴＨＦ（tetrahydrofuran ）に溶かした溶液（０．１５モール％）を用い、ＴｉのソースとしてＴｉ(DPM)2(O-i-Pr)をＴＨＦに溶かした溶液（０．４０モール％）を用いてＳｒ：Ｔｉを７７：２３で保ちながらソースをアルゴン運送ガスチャンバーに流す。この際、基板の温度及び圧力は前記表１に示した通りである。第１段階で酸素ガスをＳＴＯ膜８５の蒸着に必要な総所要時間の１乃至５０％、例えば６．７％にかけて用い、第２段階では酸素ガスと窒素ガスとの混合ガスをＳＴＯ膜８５の蒸着に必要な総所要時間のうち残りの時間にかけて用いた。
【００３０】
前記方法により形成されたＳＴＯ膜８５の表面には突出部が形成されず、漏れ電流が小さくなり誘電定数が大きくなる。
図７のＤを参照すると、前記結果物の全面に上部電極層９０を蒸着し、５００乃至７００℃の窒素ガス雰囲気で２０分乃至６０分間アニーリングして上部電極層９０とＳＴＯ膜８５間の界面を安定化させる。ここで、上部電極層を形成する物質としてはＰｔ，Ｉｒ，Ｒｕ，ＩｒＯ2，ＲｕＯ2のうち何れか一つを用いる。
【００３１】
次に、上部電極層９０をパタニングするとキャパシタが完成され、キャパシタの形成後の層間絶縁膜の形成、配線層の形成及び保護膜の形成などは通常の半導体製造過程と同一である。
【００３２】
【発明の効果】
本発明によれば、半導体装置のチタン酸ストロンチウム膜を形成する方法として、ＭＯＣＶＤ方法を用い２段階にかけて蒸着することにより、均一な表面を有し、漏れ電流の小さい半導体装置の膜を形成することができる。
【００３３】
本発明は前記実施例に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により、多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】 本発明の実施例により形成した薄膜の表面形状を示すＳＥＭ写真である。
【図２】 本発明の実施例により形成した薄膜の表面形状を示すＳＥＭ写真である。
【図３】 本発明の実施例により形成した薄膜の表面形状を示すＳＥＭ写真である。
【図４】 Ａ及びＢはそれぞれ本発明実施例において誘電体膜を単一層及び二重層として蒸着する時に供される酸化ガスの成分によるＳＴＯ膜の組成比を示す。
【図５】 Ａ乃至Ｃは本発明実施例のＳＴＯ膜を単一層として１段階により蒸着した場合、反応ガスの成分によるＸＲＤパターンを示す。
【図６】 Ａ乃至Ｃは本発明実施例のＳＴＯ膜を２段階により蒸着した場合、反応ガスの成分に応じるＸＲＤパターンを示す。
【図７】 Ａ乃至Ｄは本発明の望ましい実施例によるＳＴＯ膜形成方法に基づき半導体装置のキャパシタを製造する方法を段階別に示した断面図である。
【符号の説明】
５０ 半導体基板
５５ 素子分離酸化膜
６０ ゲート
６２ ソース／ドレイン領域
６５ ビットライン
７０ 平坦化膜
７５ 埋没コンタクト
８０ 下部電極
８５ ＳＴＯ膜
９０ 上部電極層
Claims (1)
- ＭＯＣＶＤ方法を用いた半導体装置の膜形成方法であって、
第１酸化ガスを用いて半導体装置のチタン酸ストロンチウム膜の一部を形成する第１段階と、
前記第１段階後、前記第１酸化ガスとは異なる成分を有する第２酸化ガスを用いて前記チタン酸ストロンチウム膜を完成する第２段階とを含み、
前記第１段階は前記チタン酸ストロンチウム膜の蒸着にかかる総所要時間の１．７５乃至６．７％に当たる時間内に行われ、
前記第１酸化ガスはＮ2Ｏ又はＯ2であり、前記第２酸化ガスは混合比が１：１のＮ2ＯとＯ2の混合ガスであることを特徴とする半導体装置の膜形成方法。
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| US5499207A (en) * | 1993-08-06 | 1996-03-12 | Hitachi, Ltd. | Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same |
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