KR0183868B1 - 강유전체막 및 그의 형성방법 - Google Patents
강유전체막 및 그의 형성방법 Download PDFInfo
- Publication number
- KR0183868B1 KR0183868B1 KR1019960017880A KR19960017880A KR0183868B1 KR 0183868 B1 KR0183868 B1 KR 0183868B1 KR 1019960017880 A KR1019960017880 A KR 1019960017880A KR 19960017880 A KR19960017880 A KR 19960017880A KR 0183868 B1 KR0183868 B1 KR 0183868B1
- Authority
- KR
- South Korea
- Prior art keywords
- gas
- ferroelectric
- film
- ferroelectric film
- deposition
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
- H01L27/1057—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components comprising charge coupled devices [CCD] or charge injection devices [CID]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Abstract
강유전체막을 제1가스로 소정의 시간동안 강유전체막의 일부를 형성하는 제1단계, 및 제2가스를 사용하여 잔여 공정시간 동안 상기 강유전체막의 나머지를 형성하는 제2단계에 걸쳐 형성함으로써, 박막의 표면이 균일하며, 유전률이 높고 누설전류가 감소된 억제된 강유전체막을 얻을 수 있다. 더 나아가, 상기 강유전체막 형성시에 사용되는 가스의 종류에 따라 강유전체의 결정구조를 임의로 조절 할 수 있다.
Description
제1a도 내지 c도는 반응가스의 종류에 따른 강유전체막의 엑스알디(XRD)패턴을 나타낸다.
제2a도 및 b도는 단일층 및 이중층 증착시에 산화가스를 바꾸면서 형성된 강유전체막의 조성비를 나타낸다.
제3a도 내지 c도는 강유전체막을 단일 단계로 증착할때, 반응가스의 종류에 따른 엑스레이 회절(XRD)패턴을 나타낸다.
제4a도 내지 c도는 강유전체막을 2단계로 증착할 경우에, 반응가스의 종류에 따른 엑스알디(XRD)패턴을 나타낸다.
제5a도 내지 d도는 본 발명에 따른 강유전체막을 채용한 캐패시터의제조단계를 나타내는 단면들이다.
본 발명은 강유전체막의 형성방법에 관한 것으로, 특히 원하는 결정방향을 갖는 강유전체막을 만드는 방법에 관한 것이다.
반도체 기억소자 DRAM(Dynamic Random Access Memory)의 단위 소자는 하나의 트랜지스터와 하나의 정보 저장 축전기로 이루어져 있다. 정보 저장 축전기의 축전용량은 α입자의 조사 등에 따른 오동작(soft error)을 방지하기 위하여 최소한 30fF/cell 정도의 축전용량을 확보하여야 한다.
현재 DRAM 장치의 집적도가 급속도로 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시켜야 하는 문제가 제기되고 있는데, 그 방법은 다음 식에서 알 수 있는 바와 같이 세가지로 나누어진다.
ε0εγA
C =
d
(단, C : 축전기의 축전용량, ε0: 진공에서의 유전율, εγ:유전체의 유전상수, A : 축전기의 면적, d : 유전층의 두께)
즉, ① 유전체막의 두께를 줄이기 위하여 박막화시키는 방법, ② 커패시터의 유효면적을 증가시키는 방법, 및 ③ 유전상수가 큰 물질을 사용하는 방법이 있다.
이중, 첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다.
두번째 방법은, 3차원 구조의 커패서터를 제조하기 위하여 공정이 복잡해지고 공정단가가 증가하게 되는 단점이 있다. 즉, 집적도의 향상을 위하여 적층(stack)형 커패시터 셀과 트렌치(trench)형 커패시터 셀의 3차원적인 구조가 고안되어 4MB DRAM에 적용되고 있으나, 16MB, 64MB DRAM을 경계로 그 한계를 노출시키고 있다.
또한, 상기 적층형 커패시터 셀에서는 많은 양의 커패시턴스를 얻기 위하여 트랜지스터 위에 적층한 커패시터 구조의 높이 때문에 단차가 심하고, 트렌치형 커패시터 셀에서는 스켈링 다운(scaling down) 작업의 진행에 의한 트렌치간 누설전류 문제가 발생하여 64MB DRAM에 적용하기가 어렵게 되었다.
세번째 방법으로서는 고유전율 재료로서 이트리아(Y2O3), 산화탄탈(Ta2O5), 이산화티탄(TiO2) 등이 사용되었는데, 최근에는 PZT(PbZrxTi1-xO3)이나 BST (BaxSr1-xTiO3)와 같은 강유전체 물질을 주로 사용하고 있다.
강유전체 물질은 자발분극 현상을 갖고, 유전상수가 수백에서 1,000정도인 물질을 말하는데, 강유전체를 유전체막으로 사용하는 경우에는 상기 강유전체를 수백Å의 두꺼운 막으로 형성하여도 등가-산화막 두께(equivalent oxide thickness)를 10Å이하로 박막화할 수 있다.
이러한 강유전체막 중 페로프스카이트(Perovskite)구조의 산화물, 예를 들면 PbZrTiO3(PZT), BaSrTiO3(BST) 또는 SrTiO3(STO) 계열의 물질을 사용하여 디램(DRAM) 또는 불휘발성 메모리의 유전막을 형성하는 방법이 제안되고 있다.
종래의 방법 중 씨브이디(CVD)방법을 사용하여 균일한 막질을 갖는 BST를 얻는 방법이 1995년 9월 Japaness Journal of Applied Physics Letter, Vol.34, pp5977-5082에 다카아키 가와하라(Takaaki Kawahara)등이 Surface Morphologies and Electrical Properties of (Ba, Sr)TiO3Films Prepared by two-step Deposition of Liquid Source Chemical Vapor Deposition에 개시되어 있다. 상기 논문에서는 강유전체막을 단일층으로 형성할 경우 박막의 표면 형상이 대단히 불균일하는데, 이는 핵생성 밀도의 불균일성으로 인한 돌출(protrusion)때문이라고 밝히고 있다. 상기 불균일성을 극복하는 수단으로, 기판 온도를 420℃로 저온 상태로 하고 60Å의 버퍼층을 증착한 후 질소 분위기에서 1차 어닐링을 한 후에 주층을 증착하고 박막을 결정화시키기 위해 질소분위기에서 제2차 어닐링을 하는 것을 개시하고 있다. 그러나, 다카아키 가와하라의 논문에는 제1차 어닐링의 온도가 개시되어 있지 않아 발명의 실시여부가 불투명하며 2차례에 걸쳐 어닐링을 해야 BST결정상이 얻어지므로, 공정이 복잡한 문제가 있다.
한편, 막의 피로현상에 의한 강유전체막의 누설전류를 줄이는 방법이 일본 특개평 6-21337호에 개시되어 있으며, 상기 특허에서는 ABO3구조의 강유전체물질, 특히 PZT를 캐패시터의 유전막으로 사용할 때 [A]/([A]+[B])가 전극의 경계면과 중앙부에서 다르게 구성되게하며, 상기 구조를 형성하는 방법을 2개의 타겟을 사용하는 고주파 마그네트론 스파터법, 1개의 타겟을 사용하고 스퍼터의 압력 등의 스퍼터 조건을 변화시키는 고주파마그네트론 스파터법, 졸-겔 법 및 버블러에 공급하는 질소가스의 유량을 조절하는 유기금속기상증착법등이 개시되어 있다. 그런데 이러한 방법들은 강유전체막의 소스성분에 변화를 가하고나 강유전체막의 증착이 일어나는 반응실의 조건을 바꾸어 주는 것이므로, 제조공정을 복잡하게 한다.
따라서, 본 발명의 목적은 간단한 공정으로 균일한 표면을 가지며 누설전류가 작은 강유전체막 및 그의 형성방법을 제공하는 것이다.
본 발명의 목적을 달성하기 위해, 강유전체막 형성시 공급되는 소오스의 비는 일정하게 유지하면서 강유전체막 형성 쳄버내에 유입되는 산화가스를 바꾼다.
즉, 제1가스로 소정의 시간동안 강유전체 박막의 일부를 증착시키는 제1단계, 제2가스를 사용하여 잔여 증착공정시간 동안 상기 강유전체 박막의 나머지를 증착시키는 제2단계로 강유전체 박막을 형성하며, 이때 사용되는 제1가스로 N2O, O2, O3, NOx중의 어느 하나를 사용하고, 제2가스는 상기 제1가스를 일부 포함하는 혼합가스를 사용하며, 제1증착 시간은 전체 공정시간의 1 내지 50%가 되게 한다.
이하 도면을 참고로 본 발명을 설명한다.
먼저 본 발명을 실시하기 위한 조건은 아래 표와 같다.
표 1에 따른 조건하에서 산화가스를 달리하여 형성된 박막의 표면형상을 SEM사진으로 촬영한 것이 제1a도 내지 제1c도에 나타나 있다.
제1a도는 강유전체막을 2단계로 증착한 것으로, 제1단계 증착시 산화가스로 NO를 60초간(전체시간의 6.7%) 유입하고 제2단계 증착시 산화가스로 NO와 O를 1:1로 14분(전체시간의 93.3%)사용한 것이며, 제1b도는 제1단계 증착시 산화가스로 O를 60초간 사용한 후 제2증착단계에서 NO와 O를 1:1로 하여 14분 사용한 경우이며, 제1c도는 NO와 O를 1:1로 제1단계 및 제2단계 전체에 걸쳐(즉 15분간) 사용한 경우이다.
상기 셈(Scanning Electron Minroscopy : SEM) 사진에 나타난 바와 같이, 제1단계 증착이 있는 경우는 돌출부가 형성되지 않아 박막이 균일함을 알 수 있다.
한편, 피-와이 르샤이쉐르(P-Y Lesaicherre)에 의해 1995년 2월 17일자로 서울의 배쿰 서사이더티(Vaccum Society)에 Preparation of ECR MOCVD SrTiOthin films and their application to a Gbit-scale DRAM stacked capacitor structure로 발표한 논문에는 Sr/Ti=1일때 박막의 유전율이 가장 크며, Ti가 Sr보다 많은 경우에 유전율은 떨어지나 누설전류는 적음을 밝히고 있다. 따라서, 초기증착층을 Ti가 Sr보다 많게 하여 버퍼층을 형성한 후 Sr/Ti=1인 주증착층을 형성하면 누설전류를 작게 하고 유전율은 크게 할 수 있음이 알려져 있다.
이에 발명자는 표 1에 따른 공정조건하에서 산화가스를 바꾸면서 강유전체막을 형성하고, 상기 형성된 강유전체막의 조성을 조사하였으며 제2a도는 단일층 증착인 경우를 제2b도는 이중층 증착인 경우를 나타낸다.
강유전체막 STO의 조성성분 즉 Sr/Ti는 알비에스(Rutherford Back scattering Spectroscopy:RBS)에 의해 측정되었으며, NO, NO+O, O산화가스 중 한 가지만을 사용한 경우는 각각 1.16, 0.96 및 0.92으로 NO 양이 많아질수록 Sr의 양이 증가하고 O양이 많아질수록 Ti가 증가함을 알 수 있다. 이러한 결과는 2단계로 증착하는 경우에도 유사하다. 제1단계에서 O를 1분(6.7%) 사용하고 제2단계에서 NO+O를 14분(93.3%) 사용하는 경우와 제1단계에서 NO를 1분 사용하고 제2단계에서 NO+O를 14분 사용하는 경우에 각각 Sr/Ti는 0.93과 1.00이다.
따라서 Ti를 많게 하기 위해서는 제1단계에서 산화가스를 O를 사용하면 누설전류가 적게 됨을 예상할 수 있다.
한편, 강유전체막의 구체적인 전기적 특성이 표 2에 나타나 있다.
위 표에서 알 수 있는 바와 같이, 대체로 2단계로 증착한 경우가 누설전류가 작고 유전률은 크며, 유전률이 제일 큰 것은 제1단계에서 O를 사용한 것이며, 누설전류가 가장 적은 것은 NO를 15초(전체시간의 1.7%) 사용한 경우이다.
그런데 유전률이 가장 좋은 강유전체막의 성분은 Sr/Ti=0.93으로 이상적인 조성비인 1에서 가장 큰 편차를 가지고 있다. 이에 출원인은 산화가스에 따른 강유전체막의 결정구조를 관찰하게 되었다.
제3a도 내지 제3c도는 강유전체막을 단일 단계로 증착할때, 반응가스의 종류에 따른 액스레이 회절(XRD)패턴을 나타낸다. STO막을 500Å 두께로 형성한 경우이다.
제3a도는 산화가스로 NO를 사용한 경우로 결정구조 (110)과 (200)이 나타나나 피크가 미약하다. 반면 제3b도는 산화가스로 O를 사용한 경우로 (110)결정구조가 우선배향됨을 알 수 있다. 마지막으로 NO와 O를 각각 50%씩 사용한 경우에는 제3c도에 나타난 바와 같이 제3b도에 비해 (200)결정구조가 우선 배향됨을 알 수 있다. 또한, 산화가스가 O, NO+O, NO 순으로 XRD의 피크가 감소하며 I/I도 감소됨을 알 수 있다.
제4a도 내지 제4c도는 강유전체막을 2단계로 증착할 경우에, 반응가스의 종류에 따른 엑스알디(XRD)패턴을 나타낸다.
제4a도는 산화가스로 제1단계에서 NO를 15초(1.7%) 사용한 후 제2단계에서 NO+O를 14분 45초 사용한 것으로 (110) 및 (200)구조가 나타나며 특히 (200) 구조가 강하게 나타난다. 제4b도는 산화가스로 제1단계에서 NO를 60초 사용한 후 제2단계에서 NO+O를 14분 사용한 것으로 (200)구조가 강하게 나타나며 제4a도에 것에 비해 (200)구조의 피크가 높지 않다. 마지막으로, 제4c도는 산화가스로 제1단계에서 O를 60초 사용한 후 제2단계에서 NO+O를 14분 사용한 경우로 (110)구조가 뚜렷히 나타난다. 즉, 산화가스로 O를 사용하면 (110) 결정구조가 우선 배향되고 산화가스로 NO를 사용하면 (200)결정구조가 우선배향됨을 알 수 있다.
이상의 실시예에서는 각 산화가스를 사용하는 시간이 특정되었으나 제1단계에서 요구되는 시간이 전체 공정에 요구되는 시간의 1 내지 50%의 범위내이면 본 발명의 사상을 실현할 수 있다.
이상을 정리하면, 박막의 돌출문제는 박막을 2단계로 증착하면 해결되며, 2단계 증착은 박막의 유전률을 상승시키고 누설전류를 감소시킨다. 한편 유전율을 최상의 상태로 두기 위해서는 제1단계에서 산화가스로 O를 사용하는 것이 바람직하며, 누설전류를 최대한 억제하기 위해서는 NO를 이용하여 전체 공정시간의 약 1 내지 5% 범위내에서 제1단계 증착을 실시하는 것이 바람직하다.
또한 산화가스로 O를 사용하면 (110)구조가 우선배향되고 NO를 사용하면 (200)구조가 우선배향된다. 그런데 페로프스카이트 구조의 산화물은 결정구조의 우선배향에 따라 유전률, 뉴설전류 등의 전기적인 특성 및 박막의 스트레스, 이온의 확산정도등이 다르게 되므로, 특정 디바이스에 적합한 전기적 특성을 가지는 강유전체막은 강유전체막 형성시 사용되는 산화가스의 종류와 증착시간을 바꿈으로써 획득될 수 있다. 특히 2단계 증착에서 제1단계 증착에 사용되는 가스만을 바꾸어서 강유전체막의 결정구조를 결정할 수 있는 이점이 있다.
제5a도 내지 제5d도는 본 발명에 다른 강유전체막을 채용한 캐패시터의 제조단계를 나타내는 단면들이다.
제5a도에서, 반도체 기판(50)상에 소자분리산화막(55), 게이트(60) 및 소오스/드레인영역(62), 및 상기 소오스/드레인영억과 접촉하는 비트라인(65) 및 매몰콘택(75)이 통상의 방법으로 형성되어 있다.
제5b도에서, 매몰콘택이 형성된 평탄화막(70) 상면에 캐패시터의 하부전극으로 사용될 도전층을 형성하고 패터닝한다. 상기 하부전극으로 Pt, Ir, Ru, IrO, RuO중의 어느 하나로 구성될 수 있다.
제5c도에서, 강유전 물질을 결과물 전면에 증착한다. 상기 강유전체막은 BST, STO, PZT, BiTiO, SrBiTaO중의 어느하나를 사용할 수 있으며, 본 실시예에서는 STO를 사용하였다. 강유전체막(80)은 2단계로 증착되는데, Sr의 소스로 Sr(DPM)tetraglyme을 THF에 녹인 용액(0.15몰%)을, Ti의 소스로 Ti(DPM)(O-i-Pr)을 THF에 녹인 용액(0.40몰%)을 사용하여 Sr:Ti를 77:23으로 유지하면서 소스를 아르곤 운송가스 챔버로 흘려준다. 이때 기판온도 및 압력은 표 1의 것과 같다. 제1단계에서 산소가스를 전체 공정시간의 6.7%를 사용하였고 제2단계에서는 산소가스와 질소가스를 전체 공정시간의 6.7%를 사용하였다. 따라서, 유전체막 표면에 돌출부가 생기지 않으며 누설전류가 작고 유전률이 큰 강유전체막이 형성된다. 통상 STO막은 100-500Å로 형성되며 전체공정 시간은 5분에서 20분 사이이다.
제5d도에서, 결과물 전면에 상부전극층을 증착하고 500-700℃의 질소가스 분위기에서 20분 내지 60분간 어닐링하여 상부전극층과 유전체막 게면을 안정화 시킨다. 여기서 상부전극층을 형성하는 물질은 Pt, Ir, Ru, IrO, RuO중의 어느 하나이다.
이후 상부전극층을 패터닝하면 개패시터가 완성되며, 캐패시터의 형성 후 층간절연막의 형성, 배선층의 형성 및 보호막의 형성 등은 통상의 반도체 제조과정과 동일하다.
이상에서 강유전체막을 형성하는 방법으로 유기금속화학기상증착법을 설명하였으나, 본 발명은 이에 한정되지 않고 스퍼터법을 이용할 수도 있다. 스퍼터법을 이용하는 경우는 제1증착단계에서 스퍼터링 가스로 NO와 Ar을 사용하고 제2단계증착시에는 NO와 Ar 및 O을 사용한다. 또한, 본 발명에서 사용한 가스 이외에 NO의 질화가스, O도 사용할 수 있다.
Claims (10)
- 제1가스로 소정의 시간동안 강유전체막의 일부를 형성하는 제1단계, 및 제2가스를 사용하여 잔여 공정시간 동안 상기 강유전체막의 나머지를 형성하는 제2단계로 구성됨을 특징으로 하는 강유전체막의 증착방법.
- 제1항에 있어서, 상기 제2가스는 상기 제1가스를 일부 포함하는 혼합가스임을 특징으로 하는 강유전체막의 증착방법.
- 제1항에 있어서, 상기 제1가스는 N2O, O2, O3, NOx중의 어느 하나임을 특징으로 하는 강유전체막의 증착방법.
- 제2항에 있어서, 상기 제1가스는 O2이고, 상기 제2가스는 상기 제1가스와 N2O와의 혼합가스임을 특징으로 하는 강유전체막의 증착방법.
- 제1항에 있어서, 상기 제1단계에 요구되는 시간은 전체 공정시간의 1 내지 50%임을 특징으로 하는 강유전체막의 증착방법.
- 제1항에 있어서, 상기 강유전체는 SrTiO3, (Ba, Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb, La)(Zr, Ti)O3, Bi4Ti3O12중의 어느 하나임을 특징으로 하는 강유전체막의 증착방법.
- 제1가스로 소정의 시간동안 강유전체 박막의 일부를 형성하는 제1단계 및 제2가스를 사용하여 잔여 공정시간 동안 상기 강유전체 박막의 나머지를 형성하는 제2단계로 구성된 방법에 의해 형성됨을 특징으로 하는 강유전체막.
- 제7항에 있어서, 상기 제2가스는 상기 제1가스를 일부 포함하는 혼합가스임을 특징으로 하는 강유전체막.
- 제7항에 있어서, 상기 제1가스는 N2O, O2, O3, NOx중의 어느 하나임을 특징으로 하는 강유전체막.
- 제7항에 있어서, 상기 제1단계에 요구되는 시간은 전체 공정시간의 1 내지 50%임을 특징으로 하는 강유전체막.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960017880A KR0183868B1 (ko) | 1996-05-25 | 1996-05-25 | 강유전체막 및 그의 형성방법 |
JP08219597A JP4031552B2 (ja) | 1996-05-25 | 1997-03-14 | 半導体装置の膜形成方法 |
US08/843,506 US6127218A (en) | 1996-05-25 | 1997-04-16 | Methods for forming ferroelectric films using dual deposition steps |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960017880A KR0183868B1 (ko) | 1996-05-25 | 1996-05-25 | 강유전체막 및 그의 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970077329A KR970077329A (ko) | 1997-12-12 |
KR0183868B1 true KR0183868B1 (ko) | 1999-04-15 |
Family
ID=19459754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960017880A KR0183868B1 (ko) | 1996-05-25 | 1996-05-25 | 강유전체막 및 그의 형성방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6127218A (ko) |
JP (1) | JP4031552B2 (ko) |
KR (1) | KR0183868B1 (ko) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000008680A1 (fr) * | 1998-08-03 | 2000-02-17 | Nec Corporation | Procede de cristallisation en phase vapeur d'un film dielectrique d'oxyde metallique et dispositif de cristallisation en phase vapeur d'une matiere dielectrique d'oxyde metallique |
JP3250664B2 (ja) * | 1999-05-25 | 2002-01-28 | 日本電気株式会社 | 半導体記憶素子の製造方法 |
KR20010030023A (ko) * | 1999-08-20 | 2001-04-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 유전체막 및 그 제조방법 |
US6943392B2 (en) * | 1999-08-30 | 2005-09-13 | Micron Technology, Inc. | Capacitors having a capacitor dielectric layer comprising a metal oxide having multiple different metals bonded with oxygen |
US6558517B2 (en) * | 2000-05-26 | 2003-05-06 | Micron Technology, Inc. | Physical vapor deposition methods |
US6566147B2 (en) | 2001-02-02 | 2003-05-20 | Micron Technology, Inc. | Method for controlling deposition of dielectric films |
US6838122B2 (en) * | 2001-07-13 | 2005-01-04 | Micron Technology, Inc. | Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers |
US20030017266A1 (en) * | 2001-07-13 | 2003-01-23 | Cem Basceri | Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers, including such layers having a varied concentration of barium and strontium within the layer |
US7011978B2 (en) | 2001-08-17 | 2006-03-14 | Micron Technology, Inc. | Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions |
US6617178B1 (en) | 2002-07-02 | 2003-09-09 | Agilent Technologies, Inc | Test system for ferroelectric materials and noble metal electrodes in semiconductor capacitors |
US20040023416A1 (en) * | 2002-08-05 | 2004-02-05 | Gilbert Stephen R. | Method for forming a paraelectric semiconductor device |
JP2010267925A (ja) * | 2009-05-18 | 2010-11-25 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
JP2012166958A (ja) * | 2011-02-09 | 2012-09-06 | Ohara Inc | 酸化物単結晶の製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3793605A (en) * | 1971-07-16 | 1974-02-19 | Signetics Corp | Ion sensitive solid state device and method |
EP0468758B1 (en) * | 1990-07-24 | 1997-03-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
JPH0582801A (ja) * | 1991-09-20 | 1993-04-02 | Rohm Co Ltd | 半導体集積回路のキヤパシタおよびこれを用いた不揮発性メモリ |
EP0557937A1 (en) * | 1992-02-25 | 1993-09-01 | Ramtron International Corporation | Ozone gas processing for ferroelectric memory circuits |
US5431958A (en) * | 1992-03-09 | 1995-07-11 | Sharp Kabushiki Kaisha | Metalorganic chemical vapor deposition of ferroelectric thin films |
JP2877618B2 (ja) * | 1992-07-06 | 1999-03-31 | シャープ株式会社 | 強誘電体膜の形成方法 |
US5442585A (en) * | 1992-09-11 | 1995-08-15 | Kabushiki Kaisha Toshiba | Device having dielectric thin film |
JPH06349324A (ja) * | 1993-06-04 | 1994-12-22 | Sharp Corp | 強誘電体薄膜の形成方法 |
US5499207A (en) * | 1993-08-06 | 1996-03-12 | Hitachi, Ltd. | Semiconductor memory device having improved isolation between electrodes, and process for fabricating the same |
JP3328389B2 (ja) * | 1993-09-14 | 2002-09-24 | 康夫 垂井 | 強誘電体薄膜の製造方法 |
JPH07326783A (ja) * | 1994-05-30 | 1995-12-12 | Canon Inc | 光起電力素子の形成方法及びそれに用いる薄膜製造装置 |
US5478610A (en) * | 1994-09-02 | 1995-12-26 | Ceram Incorporated | Metalorganic chemical vapor deposition of layered structure oxides |
US5728603A (en) * | 1994-11-28 | 1998-03-17 | Northern Telecom Limited | Method of forming a crystalline ferroelectric dielectric material for an integrated circuit |
US5670218A (en) * | 1995-10-04 | 1997-09-23 | Hyundai Electronics Industries Co., Ltd. | Method for forming ferroelectric thin film and apparatus therefor |
US5824590A (en) * | 1996-07-23 | 1998-10-20 | Micron Technology, Inc. | Method for oxidation and crystallization of ferroelectric material |
-
1996
- 1996-05-25 KR KR1019960017880A patent/KR0183868B1/ko not_active IP Right Cessation
-
1997
- 1997-03-14 JP JP08219597A patent/JP4031552B2/ja not_active Expired - Fee Related
- 1997-04-16 US US08/843,506 patent/US6127218A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6127218A (en) | 2000-10-03 |
JPH1041486A (ja) | 1998-02-13 |
JP4031552B2 (ja) | 2008-01-09 |
KR970077329A (ko) | 1997-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7732852B2 (en) | High-K dielectric materials and processes for manufacturing them | |
US6335049B1 (en) | Chemical vapor deposition methods of forming a high K dielectric layer and methods of forming a capacitor | |
US7271054B2 (en) | Method of manufacturing a ferroelectric capacitor having RU1-XOX electrode | |
US6162744A (en) | Method of forming capacitors having high-K oxygen containing capacitor dielectric layers, method of processing high-K oxygen containing dielectric layers, method of forming a DRAM cell having having high-K oxygen containing capacitor dielectric layers | |
US5686151A (en) | Method of forming a metal oxide film | |
US20070045689A1 (en) | Ferroelectric Structures Including Multilayer Lower Electrodes and Multilayer Upper Electrodes, and Methods of Manufacturing Same | |
US6323057B1 (en) | Method of producing a thin-film capacitor | |
KR0183868B1 (ko) | 강유전체막 및 그의 형성방법 | |
US6392265B2 (en) | Semiconductor device | |
US6821845B1 (en) | Semiconductor device and method for manufacturing the same | |
KR101084408B1 (ko) | 반도체 장치 및 그 제조방법 | |
US6417042B2 (en) | Method of manufacturing a capacitor in a semiconductor device | |
JP4573009B2 (ja) | 金属酸化物誘電体膜の気相成長方法 | |
JPH05251258A (ja) | 薄膜コンデンサとその製造方法 | |
US20040058492A1 (en) | Vapor growth method for metal oxide dielectric film and pzt film | |
US6504228B1 (en) | Semiconductor device and method for manufacturing the same | |
US6812510B2 (en) | Ferroelectric capacitor, process for manufacturing thereof and ferroelectric memory | |
KR100660550B1 (ko) | 강유전체막 및 강유전체 커패시터 형성 방법 | |
JP2007081410A (ja) | 強誘電体膜及び強誘電体キャパシタ形成方法及び強誘電体キャパシタ | |
JP2002334875A (ja) | 金属酸化物誘電体膜の気相成長方法 | |
JPH0786270A (ja) | 金属酸化膜の形成方法 | |
US6884674B2 (en) | Method for fabricating a semiconductor device including a capacitance insulating film having a perovskite structure | |
KR20000041432A (ko) | 탄탈륨 산화막을 유전막으로 갖는 캐패시터 제조방법 | |
KR19980082338A (ko) | 배향성이 제어되는 백금 박막과 그러한 백금 박막을 구비한 전자 소자의 제조 방법 및 그 방법에 의해 형성된 백금 박막과 백금 박막이 구비된 전자 소자 | |
KR20030000655A (ko) | 캐패시터 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121130 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20131129 Year of fee payment: 16 |
|
LAPS | Lapse due to unpaid annual fee |