KR20000041432A - 탄탈륨 산화막을 유전막으로 갖는 캐패시터 제조방법 - Google Patents

탄탈륨 산화막을 유전막으로 갖는 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 Pt 하부전극 아래에 형성된 확산방지막의 산화를 방지할 수 있는 캐패시터 제조 방법에 관한 것으로, Ta2O5막과 하부 금속전극 사이에 얇은 Ta막을 증착함으로써 Ta2O5증착시나 Ta2O5의 후열처리시 Ta2O5막 내의 산소가 하부 금속전극을 통하여 확산되어 TiN 등의 확산방지막이 산화되는 것을 방지하는데 그 특징이 있다. 이때 Ta막은 산소와 반응하여 Ta2O5막을 형성함으로써, 산소가 Ta막 TiN까지 전달되는 것을 억제한다.

Description

탄탈륨 산화막을 유전막으로 갖는 캐패시터 제조 방법
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 1G 이상의 집적도를 가진 차세대 DRAM에 캐패시터 물질로 유망한 Ta2O5막의 제조 공정에 관한 것이다.
Ta2O5는 기존의 캐패시터인 ONO(산화막-질화막-산화막)에 비해 유전상수가 크고, MOCVD법을 사용해 단차피복(step coverage) 특성이 우수하며, 차세대 고유전 물질인 BST((Ba,Sr)TiO3)에 비해 관련 공정이 쉽다는 이유로 현재 각광을 받고 있다.
기존의 Ta2O5는 MIS(금속-절연막-실리콘) 구조를 기반으로 연구되어 왔는데 1G 이상의 높은 집적도를 갖는 DRAM에서는 정전용량이 약 30fF/셀(cell)이고 누설 정도(leakage level)가 0.1 fF/셀 보다 작은 소자를 구현할 수 있다고 보고되고 있다. DRAM의 집적도가 1G이상으로 더욱 증가함에 따라 단위 셀의 면적이 감소하여 MIS구조보다 더 큰 CAPACITANCE를 갖는 구조가 연구되고 있는데, 그 대표적인 예가
누설전류가 상대적으로 적고 충전 전하량이 큰 MIM(금속-절연막-금속) 구조나 귀금속(noble metal)을 사용한 구조가 연구되고 있다.
Pt, Ir 등의 귀금속이 Ta2O5캐패시터의 전극으로 이용될 경우, 전기적 특성이 우수하다는 것이 여러 연구 기관에 의해 보고되고 있다. 즉, Si에 비해 금속은 결정성이 우수하기 때문에 하부전극으로 금속을 사용하면 결정성이 우수한 Ta2O5가 자라서 유전율이 커지고, 또한 금속과 Ta2O5가 쇼트키 장벽(Schottky Barrier)을 형성하여 누설 특성이 향상된다. Pt는 일함수(Work Function)가 크고 상부에 결정성이 우수한 Ta2O5를 제작할 수 있어서 많이 연구되고 있다.
그러나, Pt는 Si 플러그(plug)에서 확산되어 나온 Si과 450℃근처에서 반응하여 쉽게 실리사이드(silicide)를 형성하는 것으로 알려져 있는데, Si이 Pt를 통과하여 Ta2O5까지 확산하면 유전율이 작은 Ta-t실리사이드가 층을 형성하여 정전용량이 급격히 열화되는 것으로 알려져 있다. Si이 Ta2O5층까지 확산되는 것을 방지하기 위하여, Pt와 Si 플러그 사이에 200 Å 내지 500 Å 두께의 TiN 등이 확산방지막으로 사용되고 있다.
한편, TiN을 확산방지막을 형성하고, Pt 하부전극을 형성할 경우 Ta2O5증착 공정이나 후속 열공정시에 산소가 Pt 입계를 통하여 하부로 쉽게 확산하여 약 600 ℃ 근처에서 TiN층이 산화되어 TiOx를 형성하게 된다. TiOx층이 생기면 결과적으로 Ta2O5의 정전용량을 줄어들게 되고 또한 들림(lifting) 이나 기포발생(bubble)의 원인이 되어 소자 특성을 저하시키게 된다.
도1a는 종래 기술에 따른 Ta2O5막 캐패시터 제조 공정 단면도이고, 도1b는 도1a의 'A' 부분 확대도이다.
반도체 기판(10) 상에 형성된 폴리실리콘 플러그(10) 상에 TiN과 Si 사이의 접착막으로 Ti막을 형성하고, Ti막 상에 Si 확산방지막으로 TiN막을 적층하여 Ti/TiN막(12)을 형성하고, Ti/TiN막(12) 상에 Pt막(13)을 형성한다. Pt막(13) 형성은 Pt의 결정성 향상시키기 위하여 약 400℃ 이상의 온도에서 실시되는데, 이 경우 도1a에 도시한 바와 같이 강한 배향성을 갖는 컬럼(column) 형태의 입계(G)가 Pt막 내에 형성된다. 따라서, 이후에 실시되는 Ta2O5형성 공정 또는 후속 열공정에서 파생된 산소는 컬럼형 Pt의 입계(Grain Boundary)를 통하여 쉽게 확산하고, TiN과 반응하여 TiOx를 형성(15)하는 것으로 보고되고 있다.
이와 같이 실제 Ta2O5캐패시터를 탑재한 DRAM은 양산단계에서 필수적으로 여러 차례에 걸쳐 600℃ 이상의 고온 공정을 걸쳐야 하는데, 이때 귀금속과 실리콘 사이에 사용된 확산방지막(diffusion barrier)이 산화되어 Ta2O5캐패시터의 특성저하(degradation)가 나타난다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 Pt 하부전극 아래에 형성된 확산방지막의 산화를 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1a는 종래 기술에 따른 Ta2O5막 캐패시터 제조 공정 단면도,
도1b는 도1a의 A 부분 확대도,
도2a는 본 발명의 일실시예에 따른 Ta2O5막 캐패시터 제조 공정 단면도,
도2b는 도2a의 B 부분 확대도.
* 도면의 주요부분에 대한 도면 부호의 설명
20: 반도체 기판 21: 폴리실리콘 플러그
22: Ti/TiN막 23: Pt막
24: Ta막 25: Ta2O5막
상기 목적을 달성하기 위한 본 발명은, 캐패시터의 하부전극을 형성하는 제1 단계; 상기 하부전극 상에 Ta막을 형성하는 제2 단계; 상기 Ta막 상에 Ta2O5막을 형성하면서 상기 Ta막을 산화시키는 제3 단계; 및 상기 Ta2O5막 상에 캐패시터의 상부전극을 형성하는 제4 단계를 포함하는 캐패시터 제조 방법을 제공한다.
본 발명은 Ta2O5막과 하부 금속전극 사이에 얇은 Ta막을 증착함으로써 Ta2O5증착시나 Ta2O5의 후열처리시 Ta2O5막 내의 산소가 하부 금속전극을 통하여 확산되어 TiN 등의 확산방지막이 산화되는 것을 방지하는데 그 특징이 있다. 이때 Ta막은 산소와 반응하여 Ta2O5막을 형성함으로써, 산소가 Ta막 TiN까지 전달되는 것을 억제한다.
도2a는 본 발명의 일실시예에 따른 Ta2O5막 캐패시터 제조 공정 단면도이고, 도2b는 도2a의 B 부분 확대도이다.
반도체 기판(20) 상에 형성된 폴리실리콘 플러그(20) 상에 TiN과 Si 사이의 접착막으로 약 200Å 두께의 Ti막을 형성하고, 하부 Si 원자가 고온 공정에서 Ta2O5로 확산하는 것을 막는 역할을 하는 TiN막을 Ti막 상에 2Å 내지 500 Å두께로 적층하여 Ti/TiN막(22)을 형성하고, Ti/TiN막(22) 상에 Pt막(23)을 형성한다. Pt막(23) 형성은 Pt의 결정성 향상시키기 위하여 약 400℃ 이상의 온도에서 실시되며, Pt의 피복특성을 고려하여 1000Å 이상으로 두껍게 형성한다. 이때, 도2a에 도시한 바와 같이 강한 배향성을 갖는 컬럼(column) 형태의 입계(G)가 Pt막(23) 내에 형성된다.
이어서, Pt막(23) 상에 Ta막(24)을 형성한다. 이때, Ta막(24)은 이후의 공정에서 산화정도를 고려하여 200 Å 두께로 형성한다. 이때, Ta는 결정성이 충분히 좋아서 그 위에 Ta2O5가 결정성이 좋게 자랄 수 있도록 해야한다. 이어서, MOCVD법으로 피복특성이 좋은 Ta2O5막(25)을 Ta막(24) 상에 형성한다. Ta2O5막(25)의 두께는 Ta층이 산화되어 두께가 증가하는 것을 고려하고 이렇게 형성된 Ta2O5의 유전율이 20이라고 가정했을 때 TOX≤25Å을 맞추기 위해 80Å정도로 한다. Ta2O5형성 후에는 Ta2O5내의 불순물을 없애고 Ta2O5막 내에 부족한 산소를 보충해 주기 위해 약 300℃ 근방의 저온에서 플라즈마 공정을 진행하고 Ta2O5의 결정성을 향상시키기 위해 약 700℃ 근방에서 고온 열처리(annealing) 공정을 진행한다.
본 발명의 다른 실시예에서는 Pt 전극을 대신하여 Ir 전극을 이용하는 경우이다.
전술한 본 발명의 일실시예와 같이 Ti/TiN막을 형성하고, TiN막 상에 1000 Å 두께의 Ir 막을 450 ℃ 온도에서 형성한다. 이어서, Ir막 상에 Ta막을 형성하는데, 이후 Ta막의 산화를 고려하여 Ta막의 두께는 200 Å이 되도록 한다. 다음으로, 상기 본 발명의 일실시예와 동일한 방법으로 Ta막 상에 Ta2O5막을 형성하고, 저온 플라즈마 공정 및 고온 열처리 공정을 진행한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 Pt 하부전극 또는 Ir 하부전극 위에 자기 희생 역할을 하는 금속 Ta층을 증착함으로서 Ta2O5증착시나 Ta2O5증착 후 후열처리 공정에서 산소의 확산을 효과적으로 억제할 수 있다. 다결정 실리콘/Ti/TiN/Pt/Ta/Ta2O5구조를 사용한 경우 Ta가 산화되면서 TiN이 산화되는 것을 막아서 Ta2O5의 후속 열처리 공정의 온도를 높일 수가 있다. 따라서, Ta2O5의 막질을 향상시킬 수 있으며, Ta2O5의 막질 향상에 따라 동일한 면적에 충전 전하량이 증가하므로 동일한 정전용량을 유지하면서 셀 크기를 줄일 수 있고 이로 인해 DRAM의 집적도를 더욱 증가시킬 수 있다.

Claims (3)

  1. 캐패시터 제조 방법에 있어서,
    캐패시터의 하부전극을 형성하는 제1 단계;
    상기 하부전극 상에 Ta막을 형성하는 제2 단계;
    상기 Pt막 상에 Ta2O5막을 형성하면서 상기 Ta막을 산화시키는 제3 단계;
    상기 Ta2O5막 상에 캐패시터의 상부전극을 형성하는 제4 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 캐패시터의 하부전극을 Pt 또는 Ir으로 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제4 단계 후,
    상기 Ta2O5막 내에 부족한 산소를 보충해 주기 위해 플라즈마 공정을 실시하는 제5 단계; 및
    상기 Ta2O5막의 결정성을 향상시키기 위해 열처리(annealing) 공정을 실시하는 제6 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조 방법.
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KR100818652B1 (ko) * 2006-09-29 2008-04-01 주식회사 하이닉스반도체 산소포획막을 구비한 캐패시터 및 그의 제조 방법
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