KR100463245B1 - 메모리소자의 커패시터 제조방법_ - Google Patents

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Abstract

본 발명은 Ta205 커패시터 제조 공정 중, 하부전극 물질로서의 CVD TiN 증착시 중간 단계에서 TiN막을 저온 산화처리하여, 후속 열 공정에서 Ta205막으로부터 산소원자가 확산하는 것에 의해 하부의 폴리실리콘과 반응하는 것을 방지하는 커패시터 제조방법에 관한 것으로, 본 발명에 따르면 충분한 정전 용량과 작은 누설전류를 확보하여 소자의 신뢰성을 높일 수 있다.

Description

메모리소자의 커패시터 제조방법
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 탄탈륨산화막(Ta2O5)을 유전체로 사용하는 고집적 메모리 소자의 커패시터(capacitor) 제조방법에 관한 것이다.
현재 반도체 메모리소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다. DRAM은 1개의 트랜지스터(transistor)와 1개의 커패시터로 1개의 단위 셀(unit cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256Mb(mega bit) DRAM 및 1Gb(giga bit)에 대한 연구에 많은 진전을 보이고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 256Mb의 경우 0.5μm2이고, 셀의 기본 구성요소중의 하나인 커패시터의 면적은 0.3μm2 이하로 작아져야 한다. 이러한 이유로 256Mb 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다. 즉, 64Mb DRAM에서 지금까지 사용되어 온 유전재료인 SiO2/Si3N4 등을 사용하여 커패시터를 제조할 경우 필요한 커패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 커패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다. 이러한 이유로 커패시터를 평탄한 형태로는 이용할 수 없음으로 단면적을 다른 방법으로 늘려야 한다. 단면적을 늘이기 위해서, 즉 커패시터의 스토리지노드 표면적을 증가시키기 위해서 사용되는 기술은, 스택 커패시터구조 또는 트렌치형 커패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된바 있다.
그러나, 256Mb급 이상의 소자에서는 유전율이 낮은 SiO2/Si3N4계 유전물질로는 커패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 커패시터의 단면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다. 그러므로 커패시터를 3차원적 입체구조로 형성하여서 커패시터의 단면적을 증가시켜 저장정전용량을 충족시키는 방법은 256Mb급 이상의 DRAM에 적용시키기에는 매우 어렵다.
이와 같은 문제점을 해결하기 위해서, SiO2/Si3N4계 유전체를 대체할 목적으로 Ta2O5 유전박막에 대한 연구가 진행되고 있지만, 커패시턴스가 SiO2/Si3N4 계에 비해서 2-3배에 지나지 않아서 이를 256Mb급 이상의 DRAM에 적용하기 위해서는 유전박막의 두께를 최대한 줄여야 하나, 이 경우 누설전류 값이 증가하는 어려움이 있다. 즉, Ta205 박막의 경우 비정질 상태에서는 Ta205 커패시터의 누설전류 특성은 양호한 것으로 알려져 있으나, 비정질상태에서 Ta205 박막은 유효산화막(Tox) 두께가 두꺼워 그 자체로는 사용 할 수 없다. 따라서, 유효산화막(Tox) 두께를 감소시키기 위해서는 Ta205 박막을 고온에서 결정화시키는 방법이 있으나, 이 경우에는 Ta205 커패시터의 누설전류 값이 증가되는 것이다.
한편, Ta2O5를 이용한 종래의 커패시터 제조기술은 Ta2O5와 하부전극과의 계면 반응을 억제하고 커패시터 특성의 열화를 방지하기 위하여, 하부전극인 폴리실리콘과 Ta2O5 유전체 사이에 TiN을 형성하고 있다. 이 TiN은 화학기상증착법(Chemical Vapor Deposition : CVD)에 의해 증착되는 바, TiCl4를 원료 물질로 사용하는 CVD TiN은 스텝 커버리지(step coverage)가 우수하지만 후속 열 공정시 Ta205막으로부터의 산소 확산을 방지하지 못하여 Ta205/TiN 계면과, TiN 막내의 입계 및 TiN과 폴리실리콘 간의 계면에 산화물이 형성하게 된다. 따라서, 특히 폴리실리콘과 TiN 계면에 생성되는 산화막에 의해 Ta205의 유효산화막 두께가 증가하게 되며 Ta205막의 산소가 확산하여 정전용량이나 누설전류 특성이 열화되는 문제를 갖는다.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 스텝커버리지가 우수한 CVD TiN막을 사용하면서도 후속 열공정에 의해서 Ta205막으로부터 TiN막으로 산소원자가 확산하는 것을 방지하여, 커패시터의 전기적 특성 저하는 방지하는 동시에 전극의 스텝커버리지를 개선한 반도체 메모리소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 고집적 반도체 메모리소자의 커패시터 제조방법에 있어서, 커패시터의 하부전극 물질로서 실리콘막을 형성하는 단계; 상기 실리콘막 상에 화학기상증착법(CVD)으로 제1 TiN막을 형성하는 단계; 상기 제1 TIN막 표면을 산화처리하는 단계; 상기 산화처리된 제1 TIN막 상에 화학기상증착법으로 제2 TiN막을 형성하는 단계; 상기 제2 TiN막 상에 유전박막으로서 Ta2O5막을 증착하는 단계; 및 상기 Ta2O5막을 열처리하여 결정화하는 단계를 포함하여 이루어진다.
상술한 바와 같이, 본 발명은 Ta2O5 유전박막을 사용하는 커패시터를 형성함에 있어 하부전극으로 TiN막을 사용할 경우, CVD 방법으로 2단계로 TiN을 증착하면서 그 중간에 저온 산화처리를 실시 하는데 그 특징이 있는 것으로서, 산화처리하게 되면 TiN막의 결정립계를 산소로 채워주어 후속 열공정에서 Ta2O5막으로부터 실리콘 표면으로 산소원자가 확산하는 것을 방지하여 주기 때문에, TiN막과 폴리실리콘막 간의 계면에 산화막이 성장하는 것을 방지하여 Ta2O5막의 유효산화막 두께를 감소시키므로써 정전용량을 크게 확보할 수 있으며, 아울러 누설전류를 방지할 수 있다. 또한 CVD 공정이 적용되기 때문에 스텝커버리지를 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1 내지 도3은 본 발명에 따른 커패시터 제조방법을 나타내는 공정 단면도이다.
도1을 참조하면, Ta2O5 커패시터의 하부 전극으로 도핑된 폴리실리콘막(101)을 형성한 후, 이어서, CVD TiN막(102)을 100∼300Å 증착한 다음, 증착된 TiN막(102)의 표면을 산화처리(103) 한다.
TiN막(102)의 CVD 증착시 원료 물질로는 TiCI4를 사용하고 반응가스로는 NH3를 사용한다. 원료물질과 반응가스의 유량은 각각 10∼1000sccm 정도로 사용하여 증착하며, 반응로 내의 압력을 0.1∼2Torr로 유지하고 기판 온도는 300∼500℃를 유지시킨다.
산화처리(103)는 급속열처리(RTP) 공정을 이용하며, O2 또는 N2O와 N2를 1∼15%의 혼합비로 조절하여 이 혼합가스 분위기에서 200∼700℃의 온도로 20∼60초 동안 실시한다.
이어서, 도2를 참조하면, 그 표면이 산화처리된 상기 TiN막(102a) 상에 다시 CVD TiN막(104)을 100∼300Å 증착한다. 역시 상기 TiN막(104)의 CVD 증착시 원료 물질로는 TiCI4를 사용하고 반응가스로는 NH3를 사용하며, 원료물질과 반응가스의 유량은 각각 10∼1000sccm 정도로 사용하여 증착하며, 반응로 내의 압력을 0.1∼2Torr로 유지하고 기판 온도는 300∼500℃를 유지시킨다.
이어서, 도3을 참조하면 LPCVD 방법으로 유전박막인 Ta2O5막(105)을 100∼150Å증착하는바, 원료 물질로는 탄탈늄 에톡사이드(tantalum etoxide, [TA(C2H5O5])를 사용하고 반응 원료의 운반가스 및 산화제로는 각각 N2와 O2를 이용하고, N2가스 및 O2 가스의 유량은 각각 350∼450 sccm, 20∼50 sccm으로 유지하며, 반응로 내의 압력을 0.1∼0.6 Torr로 유지하고 기판은 350∼450℃의 온도를 유지하도록 한다.
이어서, 300∼500℃의 온도, 플라즈마 파워를 300∼2000W로 유지한 상태에서 플라즈마 N2O 처리를 실시하여 불순물을 제거하거나, 300∼450℃의 온도, 20∼35mW/cm2의 수은 램프의 강도, 및 10∼700Torr로 챔버압력을 유지한 상태에서 UV/O3 처리를 실시하여 불순물을 제거한 후, 다시 750∼900℃에서 N2O 퍼니스(furnace) 어닐을 실시하여 Ta2O5막(302)을 결정화한다.
상술한 바와 같이 본 발명은 Ta2O5 유전박막을 사용하는 커패시터를 형성함에 있어 하부전극으로 TiN막을 사용할 경우, CVD 방법으로 2단계로 TiN을 증착하면서 그 중간에 저온 산화처리를 실시 하는데 그 특징이 있는 것으로서, 이 점을 적용하여 커패시터의 형상을 실리더형, 핀형 등으로 제조 가능하며, 또한 반구형폴리실리콘을 사용하는 커패시터 구조에도 본 발명은 적용 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 스텝커버리지가 우수한 CVD TiN막을 사용하면서도 후속 열공정에 의해서 Ta205막으로부터 TiN막으로 산소원자가 확산하는 것을 방지하여, 커패시터의 전기적 특성 저하는 방지하는 동시에 전극의 스텝커버리지를 개선한 반도체 메모리소자의 커패시터를 제공하는 탁월한 효과가 있다.
도1 내지 도3은 본 발명에 따른 커패시터 제조방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 폴리실리콘막 102, 104 : TiN막
102a : 그 표면이 산화처리된 TiN막 103 : 산화처리
105 : Ta2O5막

Claims (8)

  1. 고집적 반도체 메모리소자의 커패시터 제조방법에 있어서,
    커패시터의 하부전극 물질로서 실리콘막을 형성하는 단계;
    상기 실리콘막 상에 화학기상증착법으로 제1 TiN막을 형성하는 단계;
    상기 제1 TIN막 표면을 산화처리하는 단계;
    상기 산화처리된 제1 TIN막 상에 화학기상증착법으로 제2 TiN막을 형성하는 단계;
    상기 제2 TiN막 상에 유전박막으로서 Ta2O5막을 형성하는 단계; 및
    상기 Ta2O5막을 열처리하여 결정화하는 단계
    를 포함하여 이루어진 메모리소자의 커패시터 제조방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 TiN막을 각각 100∼300Å으로 증착하는 것을 특징으로 하는 메모리소자의 커패시터 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 산화처리는 O2 또는 N2O 분위기에서 급속열처리(RTP)로 실시함을 특징으로 하는 메모리소자의 커패시터 제조방법.
  4. 제3항에 있어서,
    상기 열처리는 200∼700℃의 온도로 20∼60초 동안 실시함을 특징으로 하는 메모리소자의 커패시터 제조방법.
  5. 제3항에 있어서,
    상기 열처리는 O2 또는 N2O를 N2와 혼합비가 1∼15%가 되도록 혼합가스를 사용하여 실시함을 특징으로 하는 메모리소자의 커패시터 제조방법.
  6. 제1항에 있어서,
    상기 Ta2O5막은 350∼450℃의 온도에서 100∼150Å의 두께로 형성하는 것을 특징으로 하는 메모리소자의 커패시터 제조방법.
  7. 제1항에 있어서,
    상기 Ta2O5막 형성 후, 300∼500℃의 온도, 플라즈마 파워를 300∼2000W로 유지한 상태에서 플라즈마 N2O 처리를 실시하여 불순물을 제거한 후 상기 결정화 열처리를 수행함을 특징으로 하는 메모리소자의 커패시터 제조방법.
  8. 제1항에 있어서,
    상기 Ta2O5막 형성 후, 300∼450℃의 온도, 20∼35mW/cm2의 수은 램프의 강도, 및 10∼700Torr로 챔버압력을 유지한 상태에서 UV/O3 처리를 실시하여 불순물을 제거한 후 상기 결정화 열처리를 수행함을 특징으로 하는 메모리소자의 커패시터 제조방법.
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