KR100207465B1 - 반도체 장치의 커패시터 제조 방법 - Google Patents

반도체 장치의 커패시터 제조 방법 Download PDF

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Abstract

등가산화막 두께가 낮으면서도 누설 전류를 감소시킬 수 있는 반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명은 반도체 기판에 형성된 하부 전극 상에 제1실리콘질화막을 형성하는 단계와, 상기 제1실리콘질화막을 산화시켜 제1실리콘산화막을 형성하는 단계와, 상기 제1실리콘산화막 상에 실리콘이 풍부한(si rich) 제2실리콘질화막을 형성하는 단계와, 상기 실리콘이 풍부한 제2실리콘질화막을 플라즈마 또는 포토에너지를 이용하여 산화시켜 제2실리콘산화막을 형성하여, 상기 제1실리콘 질화막과 제1실리콘산화막 및 제2실리콘산화막으로 구성된 유전체막을 형성하는 단계와, 상기 유전체막 상에 상부 전극을 형성하는 단계를 포함한다. 본 발명은 유전체막중 상부에 형성되는 실리콘산화막의 두께를 증가시키면서 하부에 형성된 실리콘질화막의 두께를 줄일 수 있으므로 누설 전류를 감소시키고 등가산화막 두께를 감소시킬 수 있다.

Description

반도체 장치의 커패시터 제조 방법
제1도는 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도이다.
제2도 내지 제4도는 본 발명에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 등가산화막 두께(Toxeq: equivalent oxide thickness)가 낮으면서도 누설 전류를 감소시킬 수 있는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
디램(DRAM)과 같은 반도체 장치에서의 셀 커패시턴스는 메모리 셀의 독출 능력 및 소프트 에러 등과 같은 특성과 깊은 관계가 있으므로 매우 중요한 파라미터이다. 그러나 메모리가 고집적화 되면서 메모리 셀 면적은 급속도로 감소하게 되어 충분한 셀 커패시턴스를 얻지 못하는 문제가 대두되었다. 이에 따라 제한된 셀 면적 내에서 셀 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세 가지로 나뉘어질 수 있다. 즉, ① 커패시터의 유전체막의 유효면적을 증가시키는 방법, ② 유전 상수가 큰 물질을 사용하는 방법, 및 ③ 유전체막을 박막화하는 방법이 그것이다.
이중, 첫 번째 방법은 유전체막의 유효면적을 증가시키기 위하여 3차원 구조의 커패시터를 제조하여야 한다. 이렇게 3차원 구조의 커패시터를 제조하기 위하여 공정이 복잡해지고 공정 단가가 증가하게 되는 단점이 있다.
두 번째 방법은 유전체의 유전 상수가 큰 물질, 예컨대 Ta2O5, BST와 같은 고유전체 또는 강유전체 물질을 사용하게 되면 누설 전류가 과다하여 소자의 신뢰성에 문제가 있다.
따라서, 세 번째 방법인 유전체막의 두께를 박막화하여 반도체 장치의 셀 커패시턴스를 증가시켜야 한다. 여기서, 유전체막을 박막화하여 반도체 장치의 커패시턴스를 증가시키는 종래 기술을 설명한다.
제1도는 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도이다.
구체적으로, 반도체 기판, 예컨대 실리콘 기판(1) 상에 필요 소자들(도시 안함)을 형성한 후 하부 전극(2)을 형성한다. 이어서, 상기 하부 전극(2) 상에 실리콘질화막(3)을 사일렌(SiH4) 또는 DCS(SiCl2H2) 가스와 질소 가스를 반응시켜 20~50Å의 두께로 증착한다. 이때 증착에 사용되는 장비는 핫월형(hot wall type)의 노(furnace)와 콜드월형(cold wall type)의 반응기(rector)가 사용된다. 노에서는 700~800℃의 온도에서 증착하며, 반응기에서는 저압에서 800~900℃의 온도에서 증착한다.
다음에, 상기 실리콘질화막(3)을 산소를 사용하여 산화시켜 실리콘산화막(5)을 형성한다. 이때에, 상기 실리콘질화막(3)의 형성시와 동일한 핫월형의 노와 콜드월형의 반응기가 사용된다. 이에 따라, 상기 실리콘질화막(3)과 실리콘산화막(5)으로 구성된 유전체막을 형성한다. 계속하여, 상기 실리콘산화막(5) 상에 상부전극(도시안함)을 형성하여 반도체 장치의 커패시터를 완성한다.
상술한 바와 같은 종래의 커패시터 제조 방법은 다음과 같은 문제점을 가지고 있다. 즉 실리콘질화막(3)을 산화시켜 실리콘산화막(5)을 형성할 때, 실리콘산화막(5)이 실제로 잘 성장하지 않기 때문에 실리콘산화막(5)이 10~15Å의 두께로 얇게 성장한다. 그리고, 누설 전류의 감소에 중요한 역할을 담당하는 실리콘산화막(5)의 두께를 높이려고 실리콘질화막(3)을 많이 산화시키면 실리콘질화막(3)이 내산화성의 한계 두께를 가지지 못하고 실리콘산화막으로 급격히 바뀌어진다. 이렇게 되면, 커패시터의 유전체막의 등가산화막 두께는 급격히 증가하기 때문에 실리콘질화막은 일정 두께 유지해야 한다. 따라서, 유전체막을 박막화 시키기 어렵게 되는 문제점이 있다.
또한, 종래의 커패시터의 유전체막 즉, NO막은 하부의 두꺼운 실리콘질화막(3)과 상부의 얇은 실리콘산화막(5)으로 구성된다. 그런데, 누설 전류는 상부에 형성되는 실리콘산화막이 중요한 역할을 담당하기 때문에, 얇은 산화막을 유전체막으로 갖는 반도체 소자는 누설 전류가 크게 되는 문제가 있다.
따라서, 본 발명의 목적은 등가산화막 두께가 낮으면서도 누설 전류를 감소시킬 수 있는 반도체 장치의 커패시터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 형성된 하부 전극 상에 제1실리콘질화막을 형성하는 단계와, 상기 제1실리콘질화막을 산화시켜 제1실리콘산화막을 형성하는 단계와, 상기 제1실리콘산화막 상에 실리콘이 풍부한(si rich) 제2실리콘질화막을 형성하는 단계와, 상기 실리콘이 풍부한 제2실리콘질화막을 플라즈마 또는 포토에너지를 이용하여 산화시켜 제2실리콘산화막을 형성하여, 상기 제1실리콘질화막과 제1실리콘산화막 및 제2실리콘산화막으로 구성된 유전체막을 형성하는 단계와, 상기 유전체막 상에 상부 전극을 형성하는 단계를 구비함을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.
상기 제1실리콘질화막 및 제2실리콘질화막은 각각 10~50Å의 두께와 10~20Å의 두께로 형성하는 것이 바람직하며, 상기 유전체막은 20~35Å의 두께로 형성하는 것이 바람직하다.
본 발명은 유전체막중 상부에 형성되는 실리콘산화막의 두께를 증가시키면서 하부에 형성된 실리콘질화막의 두께를 줄일 수 있으므로 누설 전류를 감소시키고 등가산화막 두께를 감소시킬 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
제2도 내지 제4도는 본 발명에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위하여 도시한 단면도들이다.
제2도에서, 반도체 기판, 예컨대 실리콘 기판(10) 상에 필요소자들(도시 안함)을 형성한 후 하부 전극(20)을 형성한다. 이어서, 상기 하부 전극(20) 상에 제1실리콘질화막(30)을 사일렌 또는 DCS가스와 질소가스를 반응시켜 종래 기술보다 낮은 10~50Å의 두께로 증착한다. 이때, 증착 장비는 핫월형의 노와 콜드월형의 반응기가 사용된다. 노에서는 700~800℃의 증착 온도에서 수행하며, 콜드월형의 반응기는 저압에서 800~900℃의 온도에서 수행한다.
다음에, 상기 제1실리콘질화막(30)을 산소를 사용하여 산화시켜 제1실리콘산화막(50)을 10~15Å의 두께로 형성한다. 상기 제1실리콘산화막(50)의 두께는 제1실리콘질화막(30)이 내산화성을 잃지 않는 범위에서 실시하면 되고, 하부의 제1실리콘질화막(30)의 두께가 얇을수록 얇은 두께의 제1실리콘산화막(50)이 성장한다.
제3도에서, 상기 제1실리콘산화막(50) 상에 다시 제2실리콘질화막(60)을 10~20Å의 두께로 증착시킨다. 이때, 제1실리콘질화막(5) 상에 형성되는 제2실리콘질화막(60)은 실리콘이 풍부(Si rich)한 제2실리콘질화막(60)이 된다.
제4도에서, 실리콘이 풍부한 제2실리콘질화막(60)을 산화시켜 제2실리콘산화막(도시 안함)을 형성한다. 상기 제2실리콘질화막의 산화는 플라즈마 또는 포토에너지를 이용하여 수행하거나 500~1000℃의 노에서 수행한다. 이렇게 되면, 제1실리콘질화막(30) 상에 제1실리콘산화막(50) 및 제2실리콘산화막으로 구성되는 유전체막(70)이 20~35Å의 두께로 형성된다. 따라서, 본 발명은 제1실리콘질화막(30) 상에 형성되는 실리콘산화막의 비율이 종래 기술보다 더 큰 유전체막(70)을 얻을 수 있으며, 이에 따라 누설 전류가 더 좋은 특성을 나타낸다. 다음에, 상기 유전체막(70) 상에 상부 전극(도시 안됨)을 형성하여 반도체 장치의 커패시터를 완성한다.
상술한 바와 같은 본 발명의 반도체 장치의 커패시터 제조방법은 유전체막중 상부에 형성되는 실리콘산화막의 두께를 증가시키면서 하부에 형성된 실리콘질화막의 두께를 종래 기술보다 줄일 수 있으므로 누설 전류를 감소시키고 등가산화막 두께를 감소시킬 수 있다. 따라서, 본 발명은 커패시턴스와 누설 전류를 모두 만족하는 커패시터를 제조할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (3)

  1. 반도체 기판에 형성된 하부 전극 상에 제1실리콘질화막을 형성하는 단계; 상기 제1실리콘질화막을 산화시켜 제1실리콘산화막을 형성하는 단계; 상기 제1실리콘산화막 상에 실리콘이 풍부한(Si rich) 제2실리콘질화막을 형성하는 단계; 상기 실리콘이 풍부한 제2실리콘질화막을 플라즈마 또는 포토에너지를 이용하여 산화시켜 제2실리콘산화막을 형성하여, 상기 제1실리콘질화막과 제1실리콘산화막 및 제2실리콘산화막으로 구성된 유전체막을 형성하는 단계; 및 상기 유전체막 상에 상부 전극을 형성하는 단계를 구비함을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 제1실리콘질화막 및 제2실리콘질화막은 각각 10~50Å의 두께와 10~20Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 유전체막은 20~35Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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