KR950005267B1 - 유전체막을 갖는 반도체 장치 및 그 제조방법 - Google Patents

유전체막을 갖는 반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR950005267B1
KR950005267B1 KR1019910020511A KR910020511A KR950005267B1 KR 950005267 B1 KR950005267 B1 KR 950005267B1 KR 1019910020511 A KR1019910020511 A KR 1019910020511A KR 910020511 A KR910020511 A KR 910020511A KR 950005267 B1 KR950005267 B1 KR 950005267B1
Authority
KR
South Korea
Prior art keywords
nitride film
film
nitride
semiconductor device
composition
Prior art date
Application number
KR1019910020511A
Other languages
English (en)
Other versions
KR930011104A (ko
Inventor
김성태
고재홍
김경훈
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019910020511A priority Critical patent/KR950005267B1/ko
Publication of KR930011104A publication Critical patent/KR930011104A/ko
Application granted granted Critical
Publication of KR950005267B1 publication Critical patent/KR950005267B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

유전체막을 갖는 반도체 장치 및 그 제조방법
제 1도는 본 발명의 제1실시예에 의한 유전체막의 형성과정을 도시한 단면도.
제2도는 본 발명의 제2실시예에 의한 유전체막의 단면도.
제3도는 본 발명의 제3실시예에 의한 유전체막의 단면도.
제4도는 종래 기술에 의한 유전체막의 형성과정을 도시한 단면도이다.
본 발명은 반도체 장치의 유전체막 및 그의 제조방법에 관한 것으로, 특히 유전체막 중의 질화막의 막질 형성시 그 형성 조건을 변화시켜 형성함으로써 유전체막의 특성을 향상시킬 수 있는 반도체 장치의 유전체 막 및 그 제조방법에 관한 것이다.
최근 반도체 제조기술의 발달과 메모피 소자의 응용 분야가 확장되어감에 따라 대용량의 메모리 소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할 만한 발전이 이루어져 왔다.
DRAM에서 집적도의 향상을 위한 메모리 셀 구조는 일본공고 소화 62-60231 및 한국특허출원 제89-16179호 등에 공지되어 있다.
종래 평면형 (planar type) 커패시터 셀에서 적층형 (stacked type) 캐패시터 셀과 홈형 (trench type) 캐패시터 셀이 고안되었고, 홈형 캐패시터를 사용한 DRAM은 1메가 비트 레벨로 실용화되기 시작했다.
이러한 대용량 메모리 소자의 캐패시터용 유전체막으로는 종래에 사용하던 산화막에서 질화막/산화막의 구조 및 적층형인 산화막(Oxide)/질화막(Nitride)/산화막( Oxide), 즉 ONO 구조에 대한 연구가 다각적으로 진행되고 있는데, 이 ONO 구조의 유전체막 제조공정은 제4(a)도 내지 제4(d)도에 도시된 바와 같으며, 이를 간단히 설명하면 다음과 같다.
먼저, 캐패시터 기판(40)위에 산화막(OXI)을 10∼200Å정도의 두께로 제4(a )도와 같이 형성하고 이 산화막(OX1)위에 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition : 이하 LPCVD라 칭함) 장치를 이용하여 50∼200Å정도의 두께를 지닌 질화막(SiN)을 제4(b)도와 같이 형성하며, 이 질화막(SiN)을 산화시켜 10-200Å정도의 두께로 제4(c)도와 같이 두번째 산화막(OX2)을 형성하여 산화막/질화막/산화막 구조의 유전체막(I)을 형성한다. 그리고, 상기 두번째 산화막(0X2)위에 캐패시터 윗층기판(41)으로 500∼3000Å의 다결정 실리콘을 형성하여 제4(d)도에 도시된 바와 같은 캐패시터를 형성한다.
이와 같은 종래의 질화막/산화막(NO) 또는 산화막/질화막/산화막(0N0) 구조의 유전체막 제조방법에서는 상부의 산화막은 질화막으로부터 Si을 공급받아 형성되는데, 이 공정으로 인하여 질화막 내의 Si 조성비가 국부적으로 변화되게 되고, 또한 박막인 질화막에서 Si으로 인하여 질화막의 특성 열화 및 균열 현상을 초래하게 되었다.
이와 같은 문제점을 해결하기 위하여, 최근에 질화막 전체를 Si리치 (Si-rich)조성비, 즉 Si가 Si 정규 조성 조건에 비해 상대적으로 풍부한 조성비를 가지도록 하는 증착방법이 있으나, 이 방법에 의하면 내산화성이 향상되는 반면 질화막 내부에서는 전체적으로 Si리치 상태이므로 전기적 특성(절연성) 및 신뢰성을 거하시키는 역효과를 발생시켰다.
따라서 본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 유전체막중의 질화막의 막질 형성시 그 형성조건을 변화시켜 형성함으로써 유전체막의 특성을 향상시킬 수 있는 반도체 장치의 유전체막 및 그 제조방법을 제공하고자 한다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 유전체막의 Si 정규 조성 조건을 갖는 1차 질화막과 그 상부에 Si의 N에 대한 조성비가 1이상인 2차 질화막과 그 상부에 Si의 N에 대한 조성비가 1이상인 하나 이상의 질화막으로 적층 형성됨을 특징으로 하는 유전체막을 갖는 반도체 장치를 제공한다. 또한 본 발명은 유전체막의 질화막이 Si 정규 조성 조건을 갖는 1차 질화막과 그 상부에 Si의 N에 대한 조성비가 1이상인 2차 질화막으로 형성됨을 특징으로 하는 유전체막을 갖는 반도체 장치를 제공한다.
더욱이 본 발명은 유전체막의 질화막 제조방법이 Si 정규 조성을 갖는 조건으로 1차 질화막을 증착하는 단계와, 이 상부에 Si의 N에 대한 조성비가 1이상인 하나 이상의 질화막을 적층 증착하는 단계로 구성되는 유전체막 제조방법과, 유전체막의 질화막 제조방법이 Si 정규 조성을 갖는 조건으로 질화막을 증착하는 1단계와 그 상부에 Si의 N에 조성비가 1이상인 2차 질화막을 적층 증착하는 단계로 구성되는 유전체막 제조방법을 제공한다.
이하 본 발명의 바람직한 실시예를 도면을 참조하여 설명하겠다.
본 발명에 따르면 ONO 또는 NO 구조의 유전체막을 제조함에 있어서, 먼저 제1실시예로서는 제1도의 (a)에 도시된 바와 같이 제1산화막(11)을 형성한 후, 최종적으로 요구 되어지는 질화막의 두께의 10∼80%의 안정된 Si 정규 조성을 갖는 조건으로 1차 질화막(13)을 증착한다. 이때 증착 온도는 650∼800℃이고 디실란 대 NH4가스의 비는 1:5∼1:50인 조건으로 형성한다.
그후 제1도의 (b)와 같이 2차 증착은 요구되는 질화막 두께의 나머지 부분을,질화막(15) 조성비가 Si리치가 되도록 형성한다. 이때 즉 Si 리치 조성시, 증착 온도는 550∼750℃이고 디실란 대 NH4가스의 비는 1:1∼1:10인 조건으로 형성한다.
그후 제1도의 (c)와 같이 질화막을 산화시켜 주므로써 ONO 또는 NO 구조의 유전체막을 형성한다.
제2실시예로서는 제2도에서와 같이, 최종적으로 요구되어지는 질하막의 두께의 10∼80%의 안정된 Si정규 조성을 갖는 조건으로 산화막(21)위에 1차 질화막(23)을 증착한다. 이때 이 공정은 LPCVD 장비를 이용하여 증착 온도는 650∼850℃이고 디실란 대 NH4가스의 비는 1:5∼1:50인 조건으로 형성한다. 요구되는 질화막 두께의 나머지 부분에 대한 하나 이상의 2차 절연막(24,25)증착 방식으로는, 단계적으로 온도를 점차 감소시키고 또한 단계적으로 디실란 가스의 비도 증가시키도록 함으로써, Si 조성비를 단계적으로 증가시켜 가며 적층하고 마지막으로 최상부층(25)에서는 Si 리치가 되도록 형성한다. 이때 즉 Si 리치조성시, 증착 온도는 550-750℃이고 디실란 대 NH4가스의 비는 1 : 1-1 : 10인 조건으로 형성한다.
제3실시에로서는 제3도에서와 같이, 최종적으로 요구되어지는 질화막의 두께의 10∼80%의 안정된 Si정규 조성을 갖는 조건으로 산화막(31) 위에 1차 질화막(33)을 증착한다. 이때 증착 온도는 650∼850℃이고 디실란 대 NH4가스의 비는 1 : 5∼1 : 50인 조건으로 형성한다.
요구되는 질화막 두께의 나머지 부분에 대한 2차 절연막(35) 증착방식으로는, 인-시튜(in-situ)방식으로 사용하여 연속적으로 온도를 점차 감소비키고 또한 연속적으로 디실란 가스의 비도 증가시키면서 산화를 진행시킴으로써, Si 조성비를 단계적으로 증가시켜 가며 적층하고 마지막으로 최상부층에서는 Si 리치가 되도록 형성한다. 이때, 즉 Si 리치 조성시, 증착 온도는 550∼750℃이고 디실란 대 NH4가스의 비는 1:1∼1:10인 조건으로 형성한다.
따라서 본 발명에 의하면 질화막 막질 내에서는 안정된 정규 조성 조건을 가지면서 동시에 옥시나이트라이드(oxynitride)가 형성된 상부 계면 부위에서는 Si 리치 조성비를 갖도록 함으로써 산화막 형성시 충분한 Si을 공급할 수 있도록 함으로써 질화막 내의 정규 조성 조건을 변화시키지 않고 상부 산화막을 형성할 수 있어 유전체막의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

Claims (13)

  1. 질화막/산화막(NO) 또는 산화막/질화막/산화막(ONO) 구조의 유전체막을 구비한 반도체 장치에 있어서, 상기 질화막은 Si 정극 조성 조건을 갖는 1차 질화막과 그 상부에 Si의 N에 대한 조성비가 1이상인 하나 이상의 질화막으로 적층한 구조임을 특징으로 하는 유전체막을 갖는 반도체 장치.
  2. 제1항에 있어서, 상기 질화막의 두께는 최종적으로 요구되어지는 질화막 두께의 10∼80%임을 특징으로 하는 유전체막을 갖는 반도체 장치.
  3. 제1항에 있어서, 최상부 질화막은 Si 러치 조성을 가짐을 특징으로 하는 유전체막을 갖는 반도체 장치.
  4. 질화막/산화막(NO) 또는 산화막/질화막/산화막(ONO) 구조의 유전체막을 구비한 반도체 장치에 있어서, 상기 질화막은 Si정규 조성 조건을 갖는 1차 질화막과 그 상부에 Si의 N에 대한 조성비가 1이상인 2차 질화막으로 적층한 구조임을 특징으로 하는 유전체막을 갖는 반도체 장치.
  5. 제4항에 있어서, 1차 질화막의 두께는 최종적으로 요구되어지는 질화막 두께의 10∼80%임을 특징으로 하는 유전체막을 갖는 반도체 장치.
  6. 제4항에 있어서, 2차 질화막의 최상부는 Si 리치 조성을 가짐을 특징으로 하는 유전체막을 갖는 반도체 장치.
  7. 질화막/산화막(NO) 또는 산화막/질화막/산화막(ONO) 구조의 유전체막 제조방법에 있어서, 상기 질화막 제조방법은, Si 정규 조성을 갖는 조건으로 1차 질화막을 증착하는 단계와 그 상부에 Si의 N에 대한 조성비가 1이상인 2차 질화막을 적층 증착하는 단계로 구성됨을 특징으로 하는 유전체막을 갖는 제조방법.
  8. 제7항에 있어서, 1차 질화막은 LPCVD 장비를 이용하여 650∼850℃의 온도에서 증착됨을 특징으로 하는 유전체막을 갖는 반도체 제조방법.
  9. 제7항에 있어서, 1차 질화막은 LPCVD 장비를 이용하여 디실란 대 NH4가스의 비는 1:5∼1:50인 조건으로 증착됨을 특징으로 하는 유전체막을 갖는 반도체 제조방법.
  10. 제7항에 있어서, 1차 질화막의 두께는 최종적으로 요구되어지는 질화막 두의 10-80%임을 특징으로 하는 유전체막을 갖는 반도체 제조방법.
  11. 제7항에 있어서, 2차 질화막의 최상부는 Si 리치 조성을 가짐을 특징으로 하는 유전체막을 갖는 반도체 제조방법.
  12. 제7항 또는 제11항에 있어서, 상기의 2차 질화막의 최상부는 LPCVD 장비를 이용, 인-시튜(in-situ) 방식으로 550∼750℃의 온도에서 증착됨을 특징으로 하는 유전체막을 갖는 반도체 제조방법.
  13. 제7항 또는 제11항에 있어서, 상기의 2차 질화막의 최상부는 LPCVD 장비를 이용, 인-시튜(in-situ) 방식으로 디실란 대 NH4, 가스의 비가 1:1∼1:10인 조건으로 증착됨을 특징으로 하는 유전체막을 갖는 반도체 제조방법.
KR1019910020511A 1991-11-18 1991-11-18 유전체막을 갖는 반도체 장치 및 그 제조방법 KR950005267B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019910020511A KR950005267B1 (ko) 1991-11-18 1991-11-18 유전체막을 갖는 반도체 장치 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910020511A KR950005267B1 (ko) 1991-11-18 1991-11-18 유전체막을 갖는 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR930011104A KR930011104A (ko) 1993-06-23
KR950005267B1 true KR950005267B1 (ko) 1995-05-22

Family

ID=19322992

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910020511A KR950005267B1 (ko) 1991-11-18 1991-11-18 유전체막을 갖는 반도체 장치 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR950005267B1 (ko)

Also Published As

Publication number Publication date
KR930011104A (ko) 1993-06-23

Similar Documents

Publication Publication Date Title
KR930001736B1 (ko) 반도체장치의 제조방법
US6881682B2 (en) Method and structure for reducing leakage current in capacitors
KR960005245B1 (ko) 반도체장치의 제조방법
KR920006736B1 (ko) 반도체장치 및 그 제조방법
US7741671B2 (en) Capacitor for a semiconductor device and manufacturing method thereof
US20050280069A1 (en) Semiconductor device and method of manufacturing the same
US6479364B2 (en) Method for forming a capacitor for semiconductor devices with diffusion barrier layer on both sides of dielectric layer
US6228701B1 (en) Apparatus and method for minimizing diffusion in stacked capacitors formed on silicon plugs
JP3683764B2 (ja) メモリ素子のキャパシタ製造方法
US6194736B1 (en) Quantum conductive recrystallization barrier layers
KR100252055B1 (ko) 커패시터를 포함하는 반도체장치 및 그 제조방법
KR950005267B1 (ko) 유전체막을 갖는 반도체 장치 및 그 제조방법
US6080623A (en) Method of manufacturing capacitive element with a non-doped semiconductor film to minimize native oxide formation
KR0131605B1 (ko) 반도체장치의 제조방법
US6358789B2 (en) Method for manufacturing a semiconductor device having a capacitor
JP2003124348A (ja) 半導体装置及びその製造方法
KR100293721B1 (ko) 탄탈륨 산화막을 유전막으로 갖는 캐패시터 제조방법
KR100207465B1 (ko) 반도체 장치의 커패시터 제조 방법
JPS622563A (ja) 半導体装置およびその製造方法
JPH05190769A (ja) 半導体素子製造方法
US6310359B1 (en) Structures containing quantum conductive barrier layers
US6528436B1 (en) Method of forming silicon nitride layer directly on HSG polysilicon
JPH0451564A (ja) 半導体装置及びその製造方法
JPH0637257A (ja) 半導体装置の製造方法
KR930008875B1 (ko) 반도체 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060502

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee