JPS622563A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置およびその製造方法に係り、特に１
トランジスタ１キャパシタ形のＤＲＡＭ（Ｄｙｎａｍｉ
ｃ　　Ｒａｎｄｏａｉ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒ
ｙ　）およびその製造方法に関する。

〔発明の技術的背景とその問題点〕

ＤＲＡＭのキャパシタは、メモリ数の増大につれて増々
微細化される傾向にあり、その結果キャパシタ容量が減
少し、動作マージンやソフト・エラー・レイトの基準を
満たせなくなりつつある。

このためキャパシタ絶縁膜の薄膜化あるいはトレンチ・
キャパシタに代表される実効的なキャパシタ面積の増加
策等の改良が積極的に図られている。

しかし、キャパシタ絶縁膜のｉｌｌ膜化は１Ｍビットで
既に１００八台に薄膜化されており、４Ｍビットでは４
０〜６０への膜厚が要求され、その後のプロセス工程を
考慮すると既に限界となってきている。またトレンチ・
キャパシタもキＶバシタ容吊を増大させようとするとト
レンチ溝の深さを深くする必要があり、必ずしもソフト
・エラー・レイトが改善されず、さらにトレンチ間の相
互作用が著しくなり、別の特性上の問題も生じてくる。

このために４Ｍピットが限界とも言われている。

上記のキャパシタの改良のほかに、第７図に示されるよ
うなスタックド形のキャパシタを有するＤＲＡＭが提案
されている（　ＩＥＤＨＴｅｃｈ、　Ｄｉｇｅｓｔｐ、
３４８．　１９７８）。このスタックド形のキャパシタ
２０は両電極２１．２３が多結晶シリコン層で形成され
、この両電極間にはさまれる絶縁１１１２２が、一方の
電極２３の多結晶シリコン層を酸化して形成されたポリ
酸化膜と、このポリ酸化膜上に堆積された窒化膜と、こ
の窒化膜の表面を酸化して形成された酸化膜との３層か
ら成り、ポリ酸化ＩＩ／窒化膜／ｌｔ化膜の複合膜構造
どなっている。このキャパシタ２０は半導体基板内に電
極が形成されていないためソフト・エラーに強く、かつ
トランスファ・ゲート上にもキャパシタを有効に形成で
きることから、大容量メモリへの適用が有望視されてい
る。

しかしながら、この従来のスタックド形キャパシタは、
多結晶シリコン電極を酸化して形成されたポリ酸化膜を
キャパシタ絶縁膜として使用するが、このポリ酸化膜を
薄くかつ高品質に形成することが難しく、メモリ容量の
増大に必ずしも対応できないという問題があった。この
ため種々の優れた点があるにも拘らず使用されていない
。

〔発明の目的〕

本発明は上記事情を考慮してなされたもので、大容量メ
モリに適した薄く高品質の絶縁膜を有する半導体装置お
よびその製造方法を提供することを目的とする。

〔発明の概要〕

上記目的を達成するため、本発明による半導体装置は、
半導体基板と、この半導体基板上に形成された第１の多
結晶シリコン層と、この第１の多結晶シリコン層上に形
成されたナイト口・オキナイド膜と、このナイトロ・オ
キサイド膜上に形成された高誘電体膜と、この８誘電体
膜上に形成された高誘電体酸化ａとこの高誘電体酸化膜
上にｂ成された第２の多結晶シリコン層とを有すること
を特徴とする。

また本発明による半導体装置の製造方法は、半導体基板
上に第１の多結晶シリコン層を形成する第１の工程と、
前記第１の多結晶シリコン層上にシリコン窒化膜を形成
する第２の工程と、前記シリコン窒化膜を酸化処理によ
りナイトロ・オキサイド膜に変換する第３の工程と、前
記ナイトロ・オキサイド膜上に高誘電体膜を形成する第
４の工程と、前記高誘電体膜表面を酸化処理により高誘
電体酸化膜に変換する第５の工程と、前記高誘電体酸化
膜上に第２の多結晶シリコン層を形成する第６の工程と
を有することを特徴とする。

このことにより２つの導電体にはさまれた誘電体膜が複
合膜構造となり、薄くかつ高いｉｉ！ｔｌ！率を有する
高品質の膜となるようにしたものである。

（発明の実施例） 本発明の一実施例による半導体装置のキャパシタ部の断
面を第１図に示す。半導体基板１上に例えば酸化膜から
成る絶縁１１２を介して、例えばりンなどの不純物を添
加された第１の多結晶シリコン層３が形成されている。

この第１の多結晶シリコン層３は、図示されていないが
、トランスファ・ゲートのソースに接続された電極であ
っても、セル・プレート用の電極であってもよい。

この第１の多結晶シリコン層３上に第１のナイトロ・オ
キサイド１１５が形成されている。この第１のナイトロ
・オキサイド膜５はＬＰＣＶＤ（ＬＯＷ　　Ｐｒｅｓｓ
ｕｒｅ　　ＣｈｅｌｌｉＣａｌ　　Ｖａｐｏｕｒ　　Ｄ
ｅｐＯ８ｉｔｉ−ｏｎ）法か直接窒化法を用いて形成さ
れたシリコン窒化膜に酸化処理を施して形成されるため
ステップ・カバレージが良く、均一な膜質と均一で薄い
ＩＱ厚を有する。この第１のナイトロ・オキサイド１１
！５上にＬＰＣＶＤ法により堆積されたＢ誘電率のシリ
コン窒化膜６が形成され、このシリコン窒化Ｆ１６上に
第２のナイト口・オキナイドｌｌ１７が形成されている
。この第２のナイト口・オキシイド１フ上に、例えばリ
ンなどの不純物を添加された第２の多結晶シリコンｉｇ
８が形成されている。

こうして本実施例は、第１のナイトロ・オキサイドｇ１
５とシリコン窒化＃５Ｉ６と第２のナイトロ・オキサイ
ド膜７とから成る複合誘電体膜９が第１および第２の多
結晶シリコン層３．８にはさまれているキャパシタ構造
となっている。

本実施例によれば第１のナイトＯ・オキサイド膜５はス
テップ・カバレージが良（、均一な膜質と均一で源い膜
〃を有しているため、従来の第１の多結晶シリコン層を
直接酸化して形成されたポリ酸化膜の有する問題点、例
えば、膜厚に不均一が生じること、グレイン成長にとも
なうアスペリティ発生により角部に電界強度集中が起こ
ること、高濃度のリンが含まれていることにより膜質の
低下と共に酸化速疫が早くなりｗｊ膜化が困難なこと、
低Ｉ！酸化によりＷ＃脱化を図ると膜質の低下を招き必
要な耐圧が確保されないこと等を解決することができる
。

また、従来の半導体基板上に形成した複合絶縁膜の特徴
をそのまま生かして、ピンホールが少なく、シリコン窒
化膜などの高誘電体を組入れた＾いＭ電率を持ったキャ
パシタ構造となっている。

次に本発明の他の実施例による半導体装置の断面を第２
図に示す。半導体基板１上に絶縁層２を介して、第１の
多結晶シリコン層３が形成されている。この第１の多結
晶シリコン層３上にきわめて薄い第１のシリコン窒化膜
４が形成され、このｍｌのシリコン窒化８１４上に第１
のナイト口・オキナイド膜５が形成されている。この第
１のナイトロ・オキサイドｌＩ５上に第２のシリコン窒
化膜６が形成され、この第２のシリコン窒化ＩＩ　ｅ上
に第２のナイト口・オキナイド膜７が形成され、さらに
この第２のナイトロ・オキサイド膜７上に第２の多結晶
シリコン層８が形成されている。

こうして本実施例は、第１のシリコン窒化膜４と第１の
ナイトロ・オキサイドＩＭ５と第２のシリコン窒化膜６
と第２のナイト口・オキナイドＩＩ　７とから成る複合
誘電体膜９が第１および第２の多結晶シリコン層３．８
にはさまれているキャパシタ構造となっている。

本実施例によれば、ｇ５１のシリコン窒化膜４はきわめ
て薄いため、第１のナイト口・オキ１Ｊイド膜５との界
面にトラップされたキャリアは容易に解放され、キｊｐ
バシタの電気的特性に影響を及ぼづこはない。その他の
効果は上記実施例と同様である。

さらに、上記２つの実施例によるキャパシタ構造を適用
した半導体装置の断面を第３図ないし第５図に示す。第
３図はスタックド形ＤＲＡＭの断面図であり、半導体基
板１上に形成されている第１の多結晶シリコン層３と複
合誘電体膜９と第２の多結晶シリコン層８とがキャパシ
タを構成している。第１の多結晶シリコン１ｉｉＪ３は
電極として半導体基板１表面の第１のｎ＋不純物領域１
０に接続され、第１のｎ＋不純物領域１０はトランスフ
ァ・ゲート１１を介して第２のｎ＋不純物領域１２に接
続され、第２のｎ　不純物領域１２はビット配線１ｉ１
１３に接続されている。また第２の多結晶シリコン層８
はセルフ・プレート用の電極として他のヒルと共用とな
っている。

第４図はｌ・レンチ形ＤＲＡＭの断面図であり、半導体
基板１上に形成されたトレンチ満１４内に絶縁層２を介
して形成されている第１の多結晶シリコン層３と複合誘
電体Ｍ５！９と第２の多結晶シリコンとがキャパシタを
構成している。その他の構造は上記スタックド形ＤＲＡ
Ｍと同様である。

第５図はＥ　Ｆ　ＲＯＭ　（Ｅｒａｓａｂｌｅ　ａｎｄ
　Ｐｒｏｇｒａ−ａ−ｂｌｃ　　Ｒｅａｄ　　０ｎｌｙ
　　Ｍｅｍｏｒｙ　）の断面図であり、半導体基板１上
にゲート絶縁１１１５およびフィールド絶縁膜上６を介
して形成されている第１の多結晶シリコン層３と複合誘
電体膜９と第２の多結晶シリコン層８とがそれぞれ７０
−ティング・ゲートと絶縁層とコントロール・ゲートと
を構成している。この場合、複合誘電体膜９は７０−テ
ィング・ゲートとコントロール・ゲート間の耐圧を著し
く改善Ｊると共に、薄いゲート絶縁膜上５を形成できる
ために動作特性を安定化することができる。

さらに本発明はキャパシタ構造が必要な全ての半導体装
置にも適用することができる。

次に本発明の一実施例による半導体装置の製造方法を第
６図を用いて説明する。半導体基板１上に例えば酸化膜
から成る絶縁層２を介して例えばリンなどの不純物を添
加された第１の多結晶シリコン層３を形成する（第６図
（ａ））。この第１の多結晶シリコン層３上に、第１の
シリコン窒化膜４をＬＰＣＶＤ法により堆積するか、あ
るいは直接窒化法により第１の多結晶シリコン層３表面
を窒化するかして形成する。ＬＰＣＶＤ法による場合に
は、膜厚を約５０Ａ以上に設定しピンホールによる下地
の第１の多結晶シリコン層３の酸化が起らないようにす
る。直接窒化法による場合には、ビンボールの発生が少
ないためさらにｉ＃膜化することが可能であるが、その
後の酸化処理を考慮して膜厚を決定する（第６図（ｂ）
）。

次にこの第１のシリコン窒化膜４は酸化処理を施し第１
のナイトロ・オキサイドｍ５を形成する。

ここが本発明のポイントである。この酸化処理は、下地
の第１の多結晶シリコン層３の酸化が起らないよう行な
い、例えば８５０℃〜９００℃の比較的低温でウェット
酸素雰囲気中において行なうことが良く、酸化時間はシ
リコン窒化膜が完全に酸化される時間より多少短か目に
設定することが望ましい。続いてこのナイトロ・オキサ
イドｌＩ５上に第２のシリコン窒化膜６をＬＰＣＶＤ法
によりＩｆｆ積する。この第２のシリコン窒化膜６の膜
厚は、必要とす葛キャパシタ容量が得られるように下地
の第１のナイトロ・オキサイドｌＩ５の膜厚との兼ね合
いで決定する（第６図（Ｃ））。

次にこの第２のシリコン窒化１ｇ６表面に再度酸化処理
を施し、第２のナイトロ・オキサイド膜７を形成する（
第６図（ｄ））。そして最後に第２のナイトロ・オキサ
イド膜７上に例えばリンなどの不純物を添加された第２
の多結晶シリコン層８を形成するく第６図（ｅ））。こ
うして第１のナイト０・オキサイド膜５と第２のシリコ
ン窒化膜６と第２のナイトロ・オキサイドｌＩ７とから
成る複合誘電体膜が第１および第２の多結晶シリコン［
１３，８にはさまれてい゛るキャパシタ構造が形成され
る。

本実施例によれば、第１のシリコン窒化膜４はＬＰＣＶ
Ｄ法にるか、あるいは直接窒化法により形成するために
、この第１のシリコン窒化１ＳＩ４のステップ・カバー
レッジは良く、また薄膜化が可能である。このため従来
の第１の多結晶シリコン層を直接酸化してポリ酸化膜を
形成する場合の問頂点、例えば高濃度のリンが含まれて
いることにより酸化速度が早くなり［ｉ化が困難なこと
、低温酸化により薄膜化を図ると膜質の低下を招き必要
な耐圧が確保されないこと等を解決することができる。

また、この第１のシリコン窒化膜４を酸化して第１のナ
イトロ・オキサイド膜５を形成するために、均一な膜質
と均一で薄く膜厚の第１のナイトロ・オキサイド膜５を
形成することができる。このため従来の第１の多結晶シ
リコン層を直接酸化してポリ酸化膜と形成する場合の問
題点、例えばポリ酸化膜厚の不均一性、グレイン成長に
ともなうアスペリティ発生による角部での電界強度集中
、高１１度のリン含有によるポリ酸化ｖＡ質の低下等を
解決することができる。

さらに従来の半導体基板上に形成した複合絶縁膜の特徴
である、ピンホールの少ない高い誘電率を持ったキャパ
シタ４１１造を形成することができる。

なお、上記実施例の第１のシリコン窒化膜４に酸化処理
を施し第１のナイトロ・オキサイド１１５を形成する工
程において、第１のシリコン窒化膜４全部を第１のナイ
トロ・オキサイド１１１５に変換せず、一部だけを第１
のナイトロ・オキサイド膜５に変換してもよい。このと
き酸化処理により変換されないで残存した第１のシリコ
ン窒化膜４はきわめて薄くために、第１のナイトロ・オ
キサイドｇ１５との界面にトラップされたキャリアは容
易に解放され、キャパシタの電気的特性に影響を及ぼす
ことはない。こうして形成されるキャパシタ構造は、第
１のシリコン窒化１１４と第１のナイトロ・オキサイド
６１５と第２のシリコン窒化膜６と第２のナイトロ・オ
キサイド膜７とから成る複合誘電体膜が第１および第２
の多結晶シリコン［３゜８にはさまれた構造となる。

〔発明の効果〕

以上の通り本発明によれば、薄くかつ８品質の絶縁膜を
形成することができる。したがって本発明をメモリに適
用すれば人吉量化をはかることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体装置の断面図、
第２図は本発明の他の実施例による半導体装置の断面図
、第３図ないし第５図はそれぞれ本発明によるキャパシ
タ構造を適用した半導体装置の具体例を示す断面図、第
６図は本発明の一実施例による半導体装置の製造方法を
示す工程図、第７図は従来の半導体装置を示す断面図で
ある。 １・・・半導体基板、２・・・絶縁層、３．８・・・多
結晶シリコン層、４，６・・・シリコン窒化膜、５．７
・・・ナイトロ・オキサイド膜、９・・・複合誘電体膜
、１０．１２・・・ｎ＋不純物領域、１１・・・トラン
スファ・ゲート、１３・・・ビット配線層、１４・・・
トレンチ溝、１５・・・ゲート絶縁膜、１６・・・フィ
ールド絶縁膜。 出願人代理人　　猪　　股　　　　清 第１図 第２図 Ｑ　　　　　　− 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板と、 この半導体基板上に形成された第１の多結晶シリコン層
   と、 この第１の多結晶シリコン層上に形成されたナイトロ・
   オキサイド膜と、 このナイトロ・オキサイド膜上に形成された高誘電体膜
   と、 この高誘電体膜上に形成された高誘電体酸化膜と、 この高誘電体酸化膜上に形成された第２の多結晶シリコ
   ン層と を有することを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の装置において、前記高
   誘電体膜はシリコン窒化膜であることを特徴とする半導
   体装置。 ３、半導体基板と、 この半導体基板上に形成された第１の多結晶シリコン層
   と、 この第１の多結晶シリコン層上に形成されたシリコン窒
   化膜と、 このシリコン窒化膜上に形成されたナイトロ・オキサイ
   ド膜と、 このナイトロ・オキサイド膜上に形成された高誘電体膜
   と、 この高誘電体膜上に形成された高誘電体酸化膜と、 この高誘電体酸化膜上に形成された第２の多結晶シリコ
   ン層と を有することを特徴とする半導体装置。 ４、特許請求の範囲第３項記載の装置において、前記高
   誘電体膜は、シリコン窒化膜であることを特徴とする半
   導体装置。 ５、半導体基板上に第１の多結晶シリコン層を形成する
   第１の工程と、 前記第１の多結晶シリコン層上にシリコン窒化膜を形成
   する第２の工程と、 前記シリコン窒化膜を酸化処理によりナイトロ・オキサ
   イド膜に変換する第３の工程と、 前記ナイトロ・オキサイド膜上に高誘電体膜を形成する
   第４の工程と、 前記高誘電体膜表面を酸化処理により高誘電体酸化膜に
   変換する第５の工程と、 前記高誘電体酸化膜上に第２の多結晶シリコン層を形成
   する第６の工程と を有することを特徴とする半導体装置の製造方法。 ６、特許請求の範囲第５項記載の方法において、前記高
   誘電体膜はシリコン窒化膜であることを特徴とする半導
   体装置の製造方法。