JP3683764B2 - メモリ素子のキャパシタ製造方法 - Google Patents
メモリ素子のキャパシタ製造方法 Download PDFInfo
- Publication number
- JP3683764B2 JP3683764B2 JP36249399A JP36249399A JP3683764B2 JP 3683764 B2 JP3683764 B2 JP 3683764B2 JP 36249399 A JP36249399 A JP 36249399A JP 36249399 A JP36249399 A JP 36249399A JP 3683764 B2 JP3683764 B2 JP 3683764B2
- Authority
- JP
- Japan
- Prior art keywords
- tin layer
- capacitor
- forming
- mocvd
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
- C23C16/34—Nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子に係り、特にタンタル酸化膜Ｔａ2Ｏ5を誘電体として用いる高集積メモリ素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
現在、半導体メモリ素子は読出し／書込みメモリと読出し専用メモリＲＯＭに大別される。特に読出し／書込みメモリはダイナミックＲＡＭ(Dynamic RAM：以下、「ＤＲＡＭ」という)とスタティックＲＡＭに分けられる。ＤＲＡＭは一つの単位セルが一つのトランジスタと一つのキャパシタから構成され、集積度において一番進んでいる素子である。
【０００３】
一方、高集積化の進展でメモリの容量が３年に４倍ずつ増加し、最近は２５６Ｍｂ(mega bit) ＤＲＡＭ及び１Ｇｂ(giga bit)に関する研究が目覚ましい進展を示している。このようにＤＲＡＭの集積度が高くなる程電気信号の読出し／書込みを行うセルの面積は２５６Ｍｂの場合、０.５μｍ2であり、セルの基本構成要素の一つであるキャパシタの面積は０.３μｍ2以下と小さくならなければならない。このような理由で２５６Ｍｂ級以上の高集積素子では従来の半導体工程に用いられる技術が限界を現し始めている。即ち、６４Ｍｂ ＤＲＡＭにおいて今まで用いられてきた誘電材料のＳｉＯ2／Ｓｉ3Ｎ4等を使用してキャパシタを製造する場合、必要なキャパシタンスを確保するためには薄膜の厚さを最大限薄くしてもキャパシタの占有面積はセル面積の６倍を超えなければならない。従って、キャパシタを平坦な形態では利用することができないため、他の方法で断面積を拡大させなければならない。断面積を増加するためには、即ちキャパシタのストレージノードの表面積を増加させるために用いられる技術としては、スタックキャパシタ構造またはトレンチ形キャパシタ構造または半球形ポリシリコン膜を用いる技術などいろいろの技術が提案されている。
【０００４】
しかし、２５６Ｍｂ級以上の素子では、誘電率の低いＳｉＯ2／Ｓｉ3Ｎ4系誘電物質ではキャパシタンスを増加させるためにこれ以上厚さを薄くすることもできず、キャパシタの断面積を増加させるためにその構造をさらに複雑にする場合、工程過程が複雑過ぎて製造コストが上昇し且つ歩留まりが低下するという問題点が生ずる。従って、キャパシタを３次元的立体構造で形成してキャパシタの断面積を増加させ、貯蔵静電容量を充足させる方法は２５６Ｍｂ級以上のＤＲＡＭへの適用には困難であった。
【０００５】
このような問題点を解決するために、ＳｉＯ2／Ｓｉ3Ｎ4系誘電体を代替する目的で、Ｔａ2Ｏ5誘電薄膜に対する研究が行われているが、キャパシタンスがＳｉＯ2／Ｓｉ3Ｎ4系に比べて２〜３倍に過ぎないため、これを２５６Ｍｂ級以上のＤＲＡＭに適用するには誘電薄膜の厚さを最大限薄くしなければならない。が、この場合は漏洩電流値が増加するという難しさがある。即ち、Ｔａ2Ｏ5薄膜の場合、非晶質状態ではＴａ2Ｏ5キャパシタの漏洩電流特性は良好のものと知られているが、非晶質状態でＴａ2Ｏ5薄膜は有効酸化膜の膜厚Ｔｏｘが厚くてその自体では使用できない。従って、有効酸化膜の膜厚Ｔｏｘの減少にはＴａ2Ｏ5薄膜を高温で結晶化させる方法があるが、この場合はＴａ2Ｏ5キャパシタの漏洩電流値が増加する。
【０００６】
一方、Ｔａ2Ｏ5を用いたキャパシタ製造技術は、Ｔａ2Ｏ5の高誘電定数によって静電容量の確保においては有利であるが、Ｔａ2Ｏ5と上部電極及び下部電極との界面反応を抑え、キャパシタ特性の劣化を防止するために、上部電極物質としてＴｉＮのみを使用するか、ＴｉＮ／ポリシリコン二重構造を使用している。そして、下部電極はその表面がＲＴＮ(Rapid Thermal Nitration)処理されたポリシリコンを使用する。
【０００７】
しかし、このような構造の従来のＴａ2Ｏ5キャパシタは、後続の高温熱工程時に有効酸化膜の膜圧Ｔｏｘの増加、漏洩電流の増加などが電気的特性の劣化をもたらし、また素子の高集積化による電極のステップカバレージ問題が生ずるので、これを解決しようとする研究がたくさん行われている。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、後続の熱工程による電気的特性の低下を防止するとともに、電極のステップカバレージを改善した半導体メモリ素子のキャパシタ製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明は、メモリ素子のキャパシタ製造方法において、下部電極を形成する段階と、前記下部電極上に誘電薄膜のタンタル酸化膜を形成する段階と、前記タンタル酸化膜上にＣＶＤ ＴｉＮ層を形成する段階と、前記ＣＶＤ ＴｉＮ層上にＭＯＣＶＤ ＴｉＮ層を形成する段階と、前記ＭＯＣＶＤ上にポリシリコン層を形成し、これにより前記ＣＶＤ ＴｉＮ層、前記ＭＯＣＶＤ ＴｉＮ層及び前記ポリシリコンの積層された上部電極が形成される段階とを含んでなる。
【００１０】
なお、前記本発明において、 前記下部電極は、基板にポリシリコン層を形成し、前記ポリシリコン層上にＭＯＣＶＤ ＴｉＮ層を形成し、前記ＭＯＣＶＤ ＴｉＮ層上にＣＶＤ ＴｉＮ層を形成してなる。
【００１１】
【発明の実施の形態】
以下、本発明の属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程詳細に説明するため、本発明の好適な実施例を添付図を参照して説明する。
【００１２】
ＴｉＮは化学気相蒸着法(Chemical Vapor deposition：ＣＶＤ)によって蒸着されるが、用いられる原料物質によってＭＯＣＶＤ(metal organic CVD)方法によるＴｉＮ（以下、「ＭＯＣＶＤ ＴｉＮ」という）というＣＶＤ ＴｉＮに区別される。図１及び図２はＭＯＣＶＤ ＴｉＮとＣＶＤ ＴｉＮをそれぞれ上部電極に適用した場合、後続のアニール工程によるＴａ2Ｏ5の有効酸化膜の膜圧Ｔｏｘの変化を示している。
【００１３】
図１を参照すると、ＴＤＭＡＴ［Ｔｉ（Ｎ（ＣＨ3）2）4］を原料物質として用いるＭＯＣＶＤ ＴｉＮは後続の熱処理時にＴａ2Ｏ5薄膜内の酸素がＴｉＮとポリシリコンとの界面まで拡散し難く、ＴｉＮ膜内に吸収されるため、後続の熱処理によるＴａ2Ｏ5膜の誘電定数の増加によって有効酸化膜の厚さが減少する。
【００１４】
一方、図２を参照すると、ＴｉＣｌ4を原料物質として用いるＣＶＤ ＴｉＮは、ＭＯＣＶＤ ＴｉＮに比べてステップカバレージ(step coverage)に優れているが、Ｔａ2Ｏ5膜の酸素拡散を防止しないため、Ｔａ2Ｏ5／ＴｉＮの界面に生成される酸化膜によってＴａ2Ｏ5の有効酸化膜の厚さが増加する。ＣＶＤ ＴｉＮを使用する場合、熱処理温度による有効酸化膜の厚さＴｏｘの変化を考察すると、約７５０℃までの温度範囲では有効酸化膜の厚さがあまり変わらないが、温度がさらに高くなると、有効酸化膜の厚さが増加する特性を示す。
【００１５】
本発明はこのようなＭＯＣＶＤ ＴｉＮとＣＶＤ ＴｉＮのそれぞれの特性を用いて、後続の平坦化工程後にもＴａ2Ｏ5の有効酸化膜の膜厚が維持できるように、且つ改善されたステップカバレージを有するようにキャパシタを製造する。
【００１６】
図３は本発明の一実施例によるキャパシタ構造を示す断面図である。図３を参照すると、本発明の一実施例によるキャパシタは、その表面がＲＴＮ処理されたポリシリコン膜３０１から下部電極が構成され、その上に誘電薄膜としてＴａ2Ｏ5膜３０２が形成され、その上に上部電極としてＣＶＤ ＴｉＮ膜３０３及びＭＯＣＶＤ ＴｉＮ３０４が順次積層された構造を持っている。ＭＯＣＶＤ ＴｉＮ膜３０４上にはやはり上部電極物質としてドープされたポリシリコンをさらに形成してもよい。
【００１７】
次に、図３の構造を有するキャパシタの製造工程について説明する。
【００１８】
まず、Ｔａ2Ｏ5キャパシタの下部電極としてポリシリコン膜３０１を蒸着した後、その表面をＲＴＮ処理する。前記ＲＴＮはＮＨ3ガスを用いて７５０〜９００℃の温度で実施する。次に、ＬＰＣＶＤ方法で誘電薄膜のＴａ2Ｏ5膜３０２を蒸着するが、原料物質としてはタンタルエトキシド(tantalum etoxide, ［ＴＡ（Ｃ2Ｈ5Ｏ5）］)を使用し、反応原料のキャリアガス及び酸化剤としてはそれぞれＮ2とＯ2を使用する。Ｎ2ガス及びＯ2ガスの流量はそれぞれ３５０〜４５０ｓｃｃｍ、２０〜５０ｓｃｃｍにし、反応炉内の圧力は０.１〜０.６Ｔｏｒｒに、基板は３５０〜４５０℃の温度に維持する。
【００１９】
次に、３００〜５００℃でＮ2Ｏプラズマアニールを施してＴａ2Ｏ5膜３０２内の不純物を除去し酸素欠乏を補充した後、再び７５０℃〜９００℃でＮ2Ｏ炉(furnace)アニールを施してＴａ2Ｏ5膜３０２を結晶化する。
【００２０】
次に、ＣＶＤ ＴｉＮ膜３０３を２００〜５００Å蒸着するが、原料物質としてはＴｉＣｌ4を使用し、反応ガスとしてはＮＨ3を使用する。原料物質と反応ガスの流量はそれぞれ１０〜１０００ｓｃｃｍ程度にし、反応炉内の圧力は０.１〜２Ｔｏｒｒに、基板温度は３００〜５００℃に維持する。
【００２１】
次に、ＭＯＣＶＤ ＴｉＮ膜３０４を４００〜８００Å蒸着するが、原料物質としてはＴＤＭＡＴ［Ｔｉ（Ｎ（ＣＨ3）2）4］を使用し、キャリアガスとしてはＨｅとＡｒを使用する。この際、原料物質の流量は２００〜５００ｓｃｃｍ、キャリアガスとしてのＨｅとＡｒの流量はそれぞれ１００〜３００ｓｃｃｍ程度用いて蒸着する。反応炉内の圧力は２〜１０Ｔｏｒｒに維持し、基板温度は３００〜５００℃を維持する。
【００２２】
次に、５００〜１０００Ｗａｔｔのパワーで２０〜５０秒程度プラズマ処理を行う。そして、ＭＯＣＶＤ ＴｉＮ蒸着及びプラズマ処理を２乃至３回繰返し行うこともできる。次に、ＭＯＣＶＤ ＴｉＮ上にドープされたポリシリコン膜を８００〜１２００Å蒸着した後、６５０〜８５０℃の温度で熱処理を行う。
【００２３】
図４は本発明の他の実施例によるキャパシタ構造を示す断面図である。図４を参照すると、本発明の他の実施例によるキャパシタは、ポリシリコン膜４０１、ＭＯＣＶＤ ＴｉＮ膜４０２、及びＣＶＤ ＴｉＮ膜４０３から下部電極が構成される。ポリシリコン膜４０１の表面はＲＴＮ処理しなくてもよい。ＣＶＤ ＴｉＮ膜４０３上には誘電薄膜としてＴａ2Ｏ5膜４０４が形成される。一方、図４には示していないが、上部電極は本発明の一実施例のようにＣＶＤ ＴｉＮ膜（図３の３０３）及びＭＯＣＶＤ ＴｉＮ膜（図３の３０４）が順次積層された構造をもつことができる。そして、上部電極のＭＯＣＶＤ ＴｉＮ膜（図３の３０４）上にはやはり上部電極物質としてドープされたポリシリコンをさらに形成してもよい。
【００２４】
次に、図４の構造を有するキャパシタの製造工程を説明する。
【００２５】
まず、キャパシタの下部電極としてドープされたポリシリコン膜４０１を蒸着した後、ＭＯＣＶＤ ＴｉＮ膜４０２を４００〜８００Åに蒸着するが、原料物質としてはＴＤＭＡＴ［Ｔｉ（Ｎ（ＣＨ3）2）4］を使用し、キャリアガスとしてはＨｅとＡｒを使用する。原料物質の流量は２００〜５００ｓｃｃｍ、キャリアガスとしてのＨｅとＡｒの流量はそれぞれ１００〜３００ｓｃｃｍ程度にする。反応炉内の圧力は２〜１０Ｔｏｒｒに維持し、基板温度は３００〜５００℃に維持する。次に、５００〜１０００Ｗａｔｔのパワーで２０〜５０秒程度プラズマ処理を行う。そして、ＭＯＣＶＤ ＴｉＮ蒸着及びプラズマ処理を２乃至３回繰返し行うこともできる。
【００２６】
次に、前記ＭＯＣＶＤ ＴｉＮ膜４０２上にＣＶＤ ＴｉＮ膜４０３を２００〜５００Å蒸着するが、原料物質としてはＴｉＣｌ4を使用し、反応ガスとしてはＮＨ3を使用する。原料物質と反応ガスの流量はそれぞれ１０〜１０００ｓｃｃｍ程度にし、反応炉内の圧力は０.１〜２Ｔｏｒｒに、基板温度は３００〜５００℃は維持する。
【００２７】
次に、ＬＰＣＶＤ方法で誘電薄膜としてのＴａ2Ｏ5膜４０４を蒸着するが、原料物質としてはタンタルエトキシド(tantalum etoxide,[TA(C2H5O5)])を使用し、反応原料のキャリアガス及び酸化剤としてはそれぞれＮ2とＯ2を使用し、Ｎ2ガス及びＯ2ガスの流量はそれぞれ３５０〜４５０ｓｃｃｍ、２０〜５０ｓｃｃｍにし、反応炉内の圧力は０.１〜０.６Ｔｏｒｒに、基板は３５０〜４５０℃の温度に維持する。次に、３００〜５００℃でＮ2Ｏプラズマアニールを施してＴａ2Ｏ5膜４０４内の不純物を除去し、再び７５０℃〜９００℃でＮ2Ｏ炉(furnace)アニールを施してＴａ2Ｏ5を結晶化する。
【００２８】
上述したように、本発明はＴａ2Ｏ5誘電薄膜上に電極を形成する際、ＣＶＤ ＴｉＮ膜とＭＯＣＶＤ ＴｉＮ膜、及びポリシリコン膜を順次積層して電極を形成する特徴的な構成を有するが、この点を適用してキャパシタの形状をシリンダ形、ピン形などに製造可能であり、また半球形ポリシリコンを使用するキャパシタ構造にも本発明は適用可能である。
【００２９】
本発明の技術思想は前記好適な実施例によって具体的に記述されているが、上述した実施例はその説明のためのもので、その制限のためのものではないことを注意すべきである。また、本発明の技術分野の通常の専門家なら、本発明の技術思想の範囲内で多様な実施例が可能なのを理解することができる。
【００３０】
【発明の効果】
本発明はＴａ2Ｏ5誘電薄膜上に電極を形成する際、ＣＶＤ ＴｉＮ膜とＭＯＣＶＤ ＴｉＮ膜、及びポリシリコン膜を順次積層して電極を形成する方法に関するもので、ＣＶＤ ＴｉＮ膜とＭＯＣＶＤ ＴｉＮ膜のそれぞれの特性から後続の熱処理後にもＴａ2Ｏ5キャパシタの有効酸化膜の膜厚の変化を抑え、電極物質のステップカバレージを改善してキャパシタの安定性及び信頼性を大きく向上させるという効果がある。
【図面の簡単な説明】
【図１】ＭＯＣＶＤ ＴｉＮを上部電極に適用した場合、後続アニール工程によるＴａ2Ｏ5の有効酸化膜の膜厚（Ｔｏｘ）の変化を示すグラフである。
【図２】ＣＶＤ ＴｉＮを上部電極に適用した場合、後続アニール工程によるＴａ2Ｏ5の有効酸化膜の膜厚（Ｔｏｘ）の変化を示すグラフである。
【図３】本発明の一実施例による上部電極の構造を示す断面図である。
【図４】本発明の他の実施例による下部電極の構造を示す断面図である。
【発明の属する技術分野】
本発明は半導体メモリ素子に係り、特にタンタル酸化膜Ｔａ2Ｏ5を誘電体として用いる高集積メモリ素子のキャパシタ製造方法に関する。
【０００２】
【従来の技術】
現在、半導体メモリ素子は読出し／書込みメモリと読出し専用メモリＲＯＭに大別される。特に読出し／書込みメモリはダイナミックＲＡＭ(Dynamic RAM：以下、「ＤＲＡＭ」という)とスタティックＲＡＭに分けられる。ＤＲＡＭは一つの単位セルが一つのトランジスタと一つのキャパシタから構成され、集積度において一番進んでいる素子である。
【０００３】
一方、高集積化の進展でメモリの容量が３年に４倍ずつ増加し、最近は２５６Ｍｂ(mega bit) ＤＲＡＭ及び１Ｇｂ(giga bit)に関する研究が目覚ましい進展を示している。このようにＤＲＡＭの集積度が高くなる程電気信号の読出し／書込みを行うセルの面積は２５６Ｍｂの場合、０.５μｍ2であり、セルの基本構成要素の一つであるキャパシタの面積は０.３μｍ2以下と小さくならなければならない。このような理由で２５６Ｍｂ級以上の高集積素子では従来の半導体工程に用いられる技術が限界を現し始めている。即ち、６４Ｍｂ ＤＲＡＭにおいて今まで用いられてきた誘電材料のＳｉＯ2／Ｓｉ3Ｎ4等を使用してキャパシタを製造する場合、必要なキャパシタンスを確保するためには薄膜の厚さを最大限薄くしてもキャパシタの占有面積はセル面積の６倍を超えなければならない。従って、キャパシタを平坦な形態では利用することができないため、他の方法で断面積を拡大させなければならない。断面積を増加するためには、即ちキャパシタのストレージノードの表面積を増加させるために用いられる技術としては、スタックキャパシタ構造またはトレンチ形キャパシタ構造または半球形ポリシリコン膜を用いる技術などいろいろの技術が提案されている。
【０００４】
しかし、２５６Ｍｂ級以上の素子では、誘電率の低いＳｉＯ2／Ｓｉ3Ｎ4系誘電物質ではキャパシタンスを増加させるためにこれ以上厚さを薄くすることもできず、キャパシタの断面積を増加させるためにその構造をさらに複雑にする場合、工程過程が複雑過ぎて製造コストが上昇し且つ歩留まりが低下するという問題点が生ずる。従って、キャパシタを３次元的立体構造で形成してキャパシタの断面積を増加させ、貯蔵静電容量を充足させる方法は２５６Ｍｂ級以上のＤＲＡＭへの適用には困難であった。
【０００５】
このような問題点を解決するために、ＳｉＯ2／Ｓｉ3Ｎ4系誘電体を代替する目的で、Ｔａ2Ｏ5誘電薄膜に対する研究が行われているが、キャパシタンスがＳｉＯ2／Ｓｉ3Ｎ4系に比べて２〜３倍に過ぎないため、これを２５６Ｍｂ級以上のＤＲＡＭに適用するには誘電薄膜の厚さを最大限薄くしなければならない。が、この場合は漏洩電流値が増加するという難しさがある。即ち、Ｔａ2Ｏ5薄膜の場合、非晶質状態ではＴａ2Ｏ5キャパシタの漏洩電流特性は良好のものと知られているが、非晶質状態でＴａ2Ｏ5薄膜は有効酸化膜の膜厚Ｔｏｘが厚くてその自体では使用できない。従って、有効酸化膜の膜厚Ｔｏｘの減少にはＴａ2Ｏ5薄膜を高温で結晶化させる方法があるが、この場合はＴａ2Ｏ5キャパシタの漏洩電流値が増加する。
【０００６】
一方、Ｔａ2Ｏ5を用いたキャパシタ製造技術は、Ｔａ2Ｏ5の高誘電定数によって静電容量の確保においては有利であるが、Ｔａ2Ｏ5と上部電極及び下部電極との界面反応を抑え、キャパシタ特性の劣化を防止するために、上部電極物質としてＴｉＮのみを使用するか、ＴｉＮ／ポリシリコン二重構造を使用している。そして、下部電極はその表面がＲＴＮ(Rapid Thermal Nitration)処理されたポリシリコンを使用する。
【０００７】
しかし、このような構造の従来のＴａ2Ｏ5キャパシタは、後続の高温熱工程時に有効酸化膜の膜圧Ｔｏｘの増加、漏洩電流の増加などが電気的特性の劣化をもたらし、また素子の高集積化による電極のステップカバレージ問題が生ずるので、これを解決しようとする研究がたくさん行われている。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、後続の熱工程による電気的特性の低下を防止するとともに、電極のステップカバレージを改善した半導体メモリ素子のキャパシタ製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明は、メモリ素子のキャパシタ製造方法において、下部電極を形成する段階と、前記下部電極上に誘電薄膜のタンタル酸化膜を形成する段階と、前記タンタル酸化膜上にＣＶＤ ＴｉＮ層を形成する段階と、前記ＣＶＤ ＴｉＮ層上にＭＯＣＶＤ ＴｉＮ層を形成する段階と、前記ＭＯＣＶＤ上にポリシリコン層を形成し、これにより前記ＣＶＤ ＴｉＮ層、前記ＭＯＣＶＤ ＴｉＮ層及び前記ポリシリコンの積層された上部電極が形成される段階とを含んでなる。
【００１０】
なお、前記本発明において、 前記下部電極は、基板にポリシリコン層を形成し、前記ポリシリコン層上にＭＯＣＶＤ ＴｉＮ層を形成し、前記ＭＯＣＶＤ ＴｉＮ層上にＣＶＤ ＴｉＮ層を形成してなる。
【００１１】
【発明の実施の形態】
以下、本発明の属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程詳細に説明するため、本発明の好適な実施例を添付図を参照して説明する。
【００１２】
ＴｉＮは化学気相蒸着法(Chemical Vapor deposition：ＣＶＤ)によって蒸着されるが、用いられる原料物質によってＭＯＣＶＤ(metal organic CVD)方法によるＴｉＮ（以下、「ＭＯＣＶＤ ＴｉＮ」という）というＣＶＤ ＴｉＮに区別される。図１及び図２はＭＯＣＶＤ ＴｉＮとＣＶＤ ＴｉＮをそれぞれ上部電極に適用した場合、後続のアニール工程によるＴａ2Ｏ5の有効酸化膜の膜圧Ｔｏｘの変化を示している。
【００１３】
図１を参照すると、ＴＤＭＡＴ［Ｔｉ（Ｎ（ＣＨ3）2）4］を原料物質として用いるＭＯＣＶＤ ＴｉＮは後続の熱処理時にＴａ2Ｏ5薄膜内の酸素がＴｉＮとポリシリコンとの界面まで拡散し難く、ＴｉＮ膜内に吸収されるため、後続の熱処理によるＴａ2Ｏ5膜の誘電定数の増加によって有効酸化膜の厚さが減少する。
【００１４】
一方、図２を参照すると、ＴｉＣｌ4を原料物質として用いるＣＶＤ ＴｉＮは、ＭＯＣＶＤ ＴｉＮに比べてステップカバレージ(step coverage)に優れているが、Ｔａ2Ｏ5膜の酸素拡散を防止しないため、Ｔａ2Ｏ5／ＴｉＮの界面に生成される酸化膜によってＴａ2Ｏ5の有効酸化膜の厚さが増加する。ＣＶＤ ＴｉＮを使用する場合、熱処理温度による有効酸化膜の厚さＴｏｘの変化を考察すると、約７５０℃までの温度範囲では有効酸化膜の厚さがあまり変わらないが、温度がさらに高くなると、有効酸化膜の厚さが増加する特性を示す。
【００１５】
本発明はこのようなＭＯＣＶＤ ＴｉＮとＣＶＤ ＴｉＮのそれぞれの特性を用いて、後続の平坦化工程後にもＴａ2Ｏ5の有効酸化膜の膜厚が維持できるように、且つ改善されたステップカバレージを有するようにキャパシタを製造する。
【００１６】
図３は本発明の一実施例によるキャパシタ構造を示す断面図である。図３を参照すると、本発明の一実施例によるキャパシタは、その表面がＲＴＮ処理されたポリシリコン膜３０１から下部電極が構成され、その上に誘電薄膜としてＴａ2Ｏ5膜３０２が形成され、その上に上部電極としてＣＶＤ ＴｉＮ膜３０３及びＭＯＣＶＤ ＴｉＮ３０４が順次積層された構造を持っている。ＭＯＣＶＤ ＴｉＮ膜３０４上にはやはり上部電極物質としてドープされたポリシリコンをさらに形成してもよい。
【００１７】
次に、図３の構造を有するキャパシタの製造工程について説明する。
【００１８】
まず、Ｔａ2Ｏ5キャパシタの下部電極としてポリシリコン膜３０１を蒸着した後、その表面をＲＴＮ処理する。前記ＲＴＮはＮＨ3ガスを用いて７５０〜９００℃の温度で実施する。次に、ＬＰＣＶＤ方法で誘電薄膜のＴａ2Ｏ5膜３０２を蒸着するが、原料物質としてはタンタルエトキシド(tantalum etoxide, ［ＴＡ（Ｃ2Ｈ5Ｏ5）］)を使用し、反応原料のキャリアガス及び酸化剤としてはそれぞれＮ2とＯ2を使用する。Ｎ2ガス及びＯ2ガスの流量はそれぞれ３５０〜４５０ｓｃｃｍ、２０〜５０ｓｃｃｍにし、反応炉内の圧力は０.１〜０.６Ｔｏｒｒに、基板は３５０〜４５０℃の温度に維持する。
【００１９】
次に、３００〜５００℃でＮ2Ｏプラズマアニールを施してＴａ2Ｏ5膜３０２内の不純物を除去し酸素欠乏を補充した後、再び７５０℃〜９００℃でＮ2Ｏ炉(furnace)アニールを施してＴａ2Ｏ5膜３０２を結晶化する。
【００２０】
次に、ＣＶＤ ＴｉＮ膜３０３を２００〜５００Å蒸着するが、原料物質としてはＴｉＣｌ4を使用し、反応ガスとしてはＮＨ3を使用する。原料物質と反応ガスの流量はそれぞれ１０〜１０００ｓｃｃｍ程度にし、反応炉内の圧力は０.１〜２Ｔｏｒｒに、基板温度は３００〜５００℃に維持する。
【００２１】
次に、ＭＯＣＶＤ ＴｉＮ膜３０４を４００〜８００Å蒸着するが、原料物質としてはＴＤＭＡＴ［Ｔｉ（Ｎ（ＣＨ3）2）4］を使用し、キャリアガスとしてはＨｅとＡｒを使用する。この際、原料物質の流量は２００〜５００ｓｃｃｍ、キャリアガスとしてのＨｅとＡｒの流量はそれぞれ１００〜３００ｓｃｃｍ程度用いて蒸着する。反応炉内の圧力は２〜１０Ｔｏｒｒに維持し、基板温度は３００〜５００℃を維持する。
【００２２】
次に、５００〜１０００Ｗａｔｔのパワーで２０〜５０秒程度プラズマ処理を行う。そして、ＭＯＣＶＤ ＴｉＮ蒸着及びプラズマ処理を２乃至３回繰返し行うこともできる。次に、ＭＯＣＶＤ ＴｉＮ上にドープされたポリシリコン膜を８００〜１２００Å蒸着した後、６５０〜８５０℃の温度で熱処理を行う。
【００２３】
図４は本発明の他の実施例によるキャパシタ構造を示す断面図である。図４を参照すると、本発明の他の実施例によるキャパシタは、ポリシリコン膜４０１、ＭＯＣＶＤ ＴｉＮ膜４０２、及びＣＶＤ ＴｉＮ膜４０３から下部電極が構成される。ポリシリコン膜４０１の表面はＲＴＮ処理しなくてもよい。ＣＶＤ ＴｉＮ膜４０３上には誘電薄膜としてＴａ2Ｏ5膜４０４が形成される。一方、図４には示していないが、上部電極は本発明の一実施例のようにＣＶＤ ＴｉＮ膜（図３の３０３）及びＭＯＣＶＤ ＴｉＮ膜（図３の３０４）が順次積層された構造をもつことができる。そして、上部電極のＭＯＣＶＤ ＴｉＮ膜（図３の３０４）上にはやはり上部電極物質としてドープされたポリシリコンをさらに形成してもよい。
【００２４】
次に、図４の構造を有するキャパシタの製造工程を説明する。
【００２５】
まず、キャパシタの下部電極としてドープされたポリシリコン膜４０１を蒸着した後、ＭＯＣＶＤ ＴｉＮ膜４０２を４００〜８００Åに蒸着するが、原料物質としてはＴＤＭＡＴ［Ｔｉ（Ｎ（ＣＨ3）2）4］を使用し、キャリアガスとしてはＨｅとＡｒを使用する。原料物質の流量は２００〜５００ｓｃｃｍ、キャリアガスとしてのＨｅとＡｒの流量はそれぞれ１００〜３００ｓｃｃｍ程度にする。反応炉内の圧力は２〜１０Ｔｏｒｒに維持し、基板温度は３００〜５００℃に維持する。次に、５００〜１０００Ｗａｔｔのパワーで２０〜５０秒程度プラズマ処理を行う。そして、ＭＯＣＶＤ ＴｉＮ蒸着及びプラズマ処理を２乃至３回繰返し行うこともできる。
【００２６】
次に、前記ＭＯＣＶＤ ＴｉＮ膜４０２上にＣＶＤ ＴｉＮ膜４０３を２００〜５００Å蒸着するが、原料物質としてはＴｉＣｌ4を使用し、反応ガスとしてはＮＨ3を使用する。原料物質と反応ガスの流量はそれぞれ１０〜１０００ｓｃｃｍ程度にし、反応炉内の圧力は０.１〜２Ｔｏｒｒに、基板温度は３００〜５００℃は維持する。
【００２７】
次に、ＬＰＣＶＤ方法で誘電薄膜としてのＴａ2Ｏ5膜４０４を蒸着するが、原料物質としてはタンタルエトキシド(tantalum etoxide,[TA(C2H5O5)])を使用し、反応原料のキャリアガス及び酸化剤としてはそれぞれＮ2とＯ2を使用し、Ｎ2ガス及びＯ2ガスの流量はそれぞれ３５０〜４５０ｓｃｃｍ、２０〜５０ｓｃｃｍにし、反応炉内の圧力は０.１〜０.６Ｔｏｒｒに、基板は３５０〜４５０℃の温度に維持する。次に、３００〜５００℃でＮ2Ｏプラズマアニールを施してＴａ2Ｏ5膜４０４内の不純物を除去し、再び７５０℃〜９００℃でＮ2Ｏ炉(furnace)アニールを施してＴａ2Ｏ5を結晶化する。
【００２８】
上述したように、本発明はＴａ2Ｏ5誘電薄膜上に電極を形成する際、ＣＶＤ ＴｉＮ膜とＭＯＣＶＤ ＴｉＮ膜、及びポリシリコン膜を順次積層して電極を形成する特徴的な構成を有するが、この点を適用してキャパシタの形状をシリンダ形、ピン形などに製造可能であり、また半球形ポリシリコンを使用するキャパシタ構造にも本発明は適用可能である。
【００２９】
本発明の技術思想は前記好適な実施例によって具体的に記述されているが、上述した実施例はその説明のためのもので、その制限のためのものではないことを注意すべきである。また、本発明の技術分野の通常の専門家なら、本発明の技術思想の範囲内で多様な実施例が可能なのを理解することができる。
【００３０】
【発明の効果】
本発明はＴａ2Ｏ5誘電薄膜上に電極を形成する際、ＣＶＤ ＴｉＮ膜とＭＯＣＶＤ ＴｉＮ膜、及びポリシリコン膜を順次積層して電極を形成する方法に関するもので、ＣＶＤ ＴｉＮ膜とＭＯＣＶＤ ＴｉＮ膜のそれぞれの特性から後続の熱処理後にもＴａ2Ｏ5キャパシタの有効酸化膜の膜厚の変化を抑え、電極物質のステップカバレージを改善してキャパシタの安定性及び信頼性を大きく向上させるという効果がある。
【図面の簡単な説明】
【図１】ＭＯＣＶＤ ＴｉＮを上部電極に適用した場合、後続アニール工程によるＴａ2Ｏ5の有効酸化膜の膜厚（Ｔｏｘ）の変化を示すグラフである。
【図２】ＣＶＤ ＴｉＮを上部電極に適用した場合、後続アニール工程によるＴａ2Ｏ5の有効酸化膜の膜厚（Ｔｏｘ）の変化を示すグラフである。
【図３】本発明の一実施例による上部電極の構造を示す断面図である。
【図４】本発明の他の実施例による下部電極の構造を示す断面図である。
Claims (9)
- メモリ素子のキャパシタ製造方法において、
下部電極を形成する段階と、
前記下部電極上に誘電薄膜のタンタル酸化膜を形成する段階と、
前記タンタル酸化膜上にＣＶＤ ＴｉＮ層を形成する段階と、
前記ＣＶＤ ＴｉＮ層上にＭＯＣＶＤ ＴｉＮ層を形成する段階と、
前記ＭＯＣＶＤ上にポリシリコン層を形成し、これにより前記ＣＶＤ ＴｉＮ層、前記ＭＯＣＶＤ ＴｉＮ層及び前記ポリシリコンの積層された上部電極が形成される段階とを含んでなることを特徴とするキャパシタ製造方法。 - 前記下部電極は、
基板にポリシリコン層を形成し、
前記ポリシリコン層上にＭＯＣＶＤ ＴｉＮ層を形成し、
前記ＭＯＣＶＤ ＴｉＮ層上にＣＶＤ ＴｉＮ層を形成してなることを特徴とする請求項１記載のキャパシタ製造方法。 - 前記ＣＶＤ ＴｉＮ層は、
原料物質としてはＴｉＣｌ4、反応ガスとしてはＮＨ3を使用し、反応炉内の圧力は０.１〜２Ｔｏｒｒに維持し、基板温度は３００〜５００℃に維持して蒸着することを特徴とする請求項１または請求項２記載のキャパシタ製造方法。 - 前記ＴｉＣｌ4物質と前記ＮＨ3ガスのそれぞれの流量を１０〜１０００ｓｃｃｍに維持して前記ＣＶＤ ＴｉＮ層を２００〜５００Åの厚さに形成することを特徴とする請求項３記載のキャパシタの製造方法。
- 前記ＭＯＣＶＤ ＴｉＮ層は、
原料物質としてはＴＤＭＡＴを、キャリアガスとしてはＨｅとＡｒを使用し、反応炉内の圧力は２〜１０Ｔｏｒｒに、基板温度は３００〜５００℃に維持して蒸着することを特徴とする請求項１または請求項２記載のキャパシタ製造方法。 - 前記ＴＤＭＡＴ物質の流量を２００〜５００ｓｃｃｍに維持し、前記ＨｅとＡｒガスのそれぞれの流量を１００〜３００ｓｃｃｍに維持して前記ＭＯＣＶＤ ＴｉＮ層を４００〜８００Åの厚さに形成することを特徴とする請求項５記載のキャパシタ製造方法。
- 前記ＭＯＣＶＤ ＴｉＮ層は蒸着後に５００〜１０００Ｗａｔｔのパワーで２０〜５０秒程度プラズマ処理を行うことを特徴とする請求項１または請求項２記載のキャパシタ製造方法。
- 前記ＭＯＣＶＤ ＴｉＮ層は蒸着及びプラズマ処理を少なくとも２回繰返し行って形成されることを特徴とする請求項１または請求項２記載のキャパシタ製造方法。
- 前記下部電極は基板にポリシリコン層を蒸着し、その表面をＲＴＮ処理して形成することを特徴とする請求項１記載のキャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-57253 | 1998-12-22 | ||
| KR1019980057253A KR100293713B1 (ko) | 1998-12-22 | 1998-12-22 | 메모리소자의 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196035A JP2000196035A (ja) | 2000-07-14 |
| JP3683764B2 true JP3683764B2 (ja) | 2005-08-17 |
Family
ID=19564634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36249399A Expired - Fee Related JP3683764B2 (ja) | 1998-12-22 | 1999-12-21 | メモリ素子のキャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6281066B1 (ja) |
| JP (1) | JP3683764B2 (ja) |
| KR (1) | KR100293713B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498439B1 (ko) * | 1999-01-06 | 2005-07-01 | 삼성전자주식회사 | 메탈로-오가닉스를 이용한 커패시터 제조방법 |
| KR100410389B1 (ko) * | 2001-06-12 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| JP3863391B2 (ja) | 2001-06-13 | 2006-12-27 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| KR100439028B1 (ko) * | 2001-12-27 | 2004-07-03 | 삼성전자주식회사 | 2단계 증착방식을 이용한 반도체 장치의 제조방법 |
| KR100445069B1 (ko) * | 2001-12-31 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 제조방법 |
| US6576565B1 (en) | 2002-02-14 | 2003-06-10 | Infineon Technologies, Ag | RTCVD process and reactor for improved conformality and step-coverage |
| KR101001741B1 (ko) * | 2003-08-18 | 2010-12-15 | 삼성전자주식회사 | 반도체 장치의 커패시터 및 그 제조 방법과 커패시터를구비하는 메모리 장치 |
| KR100695887B1 (ko) * | 2004-12-09 | 2007-03-20 | 삼성전자주식회사 | 티타늄질화막 형성 방법 및 상기 티타늄질화막을 이용한금속-절연체-금속 커패시터의 하부전극 형성 방법 |
| JP4833650B2 (ja) * | 2005-12-08 | 2011-12-07 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222469A (ja) | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| JP2861129B2 (ja) | 1989-10-23 | 1999-02-24 | 日本電気株式会社 | 半導体装置 |
| JPH0456805A (ja) | 1990-06-25 | 1992-02-24 | Fujikura Ltd | 空気圧送式光ファイバケーブルおよびその製造方法 |
| JP3055242B2 (ja) | 1991-09-19 | 2000-06-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3219856B2 (ja) | 1992-07-17 | 2001-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3141553B2 (ja) | 1992-08-06 | 2001-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0738068A (ja) | 1993-06-28 | 1995-02-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5439840A (en) | 1993-08-02 | 1995-08-08 | Motorola, Inc. | Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric |
| US5380673A (en) | 1994-05-06 | 1995-01-10 | United Microelectronics Corporation | Dram capacitor structure |
| JP2643870B2 (ja) | 1994-11-29 | 1997-08-20 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US5663088A (en) * | 1995-05-19 | 1997-09-02 | Micron Technology, Inc. | Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer |
| KR0183732B1 (ko) * | 1995-09-01 | 1999-03-20 | 김광호 | 반도체 장치의 캐패시터 제작방법 |
| US5994181A (en) * | 1997-05-19 | 1999-11-30 | United Microelectronics Corp. | Method for forming a DRAM cell electrode |
| US5841186A (en) | 1997-08-19 | 1998-11-24 | United Microelectronics Corp. | Composite dielectric films |
| US6146937A (en) * | 1997-08-29 | 2000-11-14 | United Microelectronics Corp. | Method of forming a DRAM device utilizing a sacrificial doped oxide layer |
| TW387141B (en) | 1997-10-29 | 2000-04-11 | United Microelectronics Corp | A manufacturing method for the capacitor of dynamic random access memory |
| TW351016B (en) | 1997-11-25 | 1999-01-21 | United Microelectronics Corp | Manufacturing method of capacitor of D-RAMs |
| US5913129A (en) | 1997-11-27 | 1999-06-15 | United Microelectronics Corp. | Method of fabricating a capacitor structure for a dynamic random access memory |
| TW357457B (en) * | 1998-02-21 | 1999-05-01 | United Microelectronics Corp | Manufacturing method for DRAM capacitors |
-
1998
- 1998-12-22 KR KR1019980057253A patent/KR100293713B1/ko not_active IP Right Cessation
-
1999
- 1999-12-20 US US09/466,912 patent/US6281066B1/en not_active Expired - Lifetime
- 1999-12-21 JP JP36249399A patent/JP3683764B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6281066B1 (en) | 2001-08-28 |
| KR100293713B1 (ko) | 2001-07-12 |
| KR20000041394A (ko) | 2000-07-15 |
| JP2000196035A (ja) | 2000-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7446363B2 (en) | Capacitor including a percentage of amorphous dielectric material and a percentage of crystalline dielectric material | |
| JP4314413B2 (ja) | Ｔａ▲下２▼Ｏ▲下５▼誘電体層の製造方法 | |
| US6773981B1 (en) | Methods of forming capacitors | |
| US7741671B2 (en) | Capacitor for a semiconductor device and manufacturing method thereof | |
| JP2003017592A (ja) | 半導体素子のキャパシタ形成方法 | |
| US7335550B2 (en) | Methods for forming semiconductor devices including thermal processing | |
| JP3683764B2 (ja) | メモリ素子のキャパシタ製造方法 | |
| JPH05167008A (ja) | 半導体素子の製造方法 | |
| KR100243275B1 (ko) | 반도체장치의 커패시터 및 그 제조방법 | |
| KR19990048918A (ko) | 커패시터를 포함하는 반도체장치 및 그 제조방법 | |
| US6893963B2 (en) | Method for forming a titanium nitride layer | |
| US6495414B2 (en) | Method for manufacturing capacitor in semiconductor device | |
| KR100463245B1 (ko) | 메모리소자의 커패시터 제조방법_ | |
| KR100373341B1 (ko) | 금속 하부전극을 갖는 캐패시터 제조 방법 | |
| KR100382610B1 (ko) | 고집적 디램용 셀 커패시터의 제조방법 | |
| JP4051922B2 (ja) | 五酸化タンタルからなるｍｉｓキャパシタの製造方法 | |
| KR100381028B1 (ko) | 누설전류를 감소시킬 수 있는 캐패시터 제조 방법 | |
| KR100326240B1 (ko) | 메모리소자의커패시터제조방법 | |
| US20080090375A1 (en) | Method for manufacturing a semiconductor device including a stacked capacitor | |
| KR100550636B1 (ko) | 반도체 소자의 고유전체 캐패시터 형성방법 | |
| KR100406547B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR100546163B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
| KR100795683B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| KR20040059978A (ko) | 반도체 장치의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050421 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050524 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050526 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090603 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100603 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110603 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120603 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130603 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |