KR100795683B1 - 반도체 소자의 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 소정의 구조가 형성된 하지층 상부에 하부전극을 형성하는 단계와, 상기 하부전극 상부에 질화막을 형성하는 단계와, 상기 질화막 상부에 폴리 실리콘층을 증착하는 단계와, 상기 폴리 실리콘층을 저온 열산화 공정을 통하여 산화시켜 산화막을 형성하는 단계 및 상기 산화막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법을 제공한다.

본 발명에 의하면, 인해 하부구조의 열 손상을 방지하여 소자 마진을 확보할 수 있고, 질화막의 두께를 현저히 감소시킴으로써 커패시턴스를 증대시키며, 질화막 상부에 순수한 산화막을 증착함으로써 누설전류 특성을 향상시킬 수 있다.

커패시터, 유전막, NO 구조, 준안정 폴리실리콘

Description

반도체 소자의 커패시터 제조 방법{Method of manufacturing a capacitor in semiconductor device}

도 1a 내지 도 1f는 본 발명에 따른 커패시터 재조 방법을 설명하기 위한 단면도들이다.

도 2는 도 1f의 Ⅱ-Ⅱ'선상의 구조도이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 하지층 20 : 스토로지 노드 콘택

30 : 층간 질화막 40 : 층간 산화막

50 : 하부 전극 60 : 실린더

70 : 질화막 80 : 폴리 실리콘

90 : 산화막 100 : 상부 전극

본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory) 커패시터(Capacitor)의 유전막을 NO(Nitride/Oxide)구조로 형성하는 방법에 관한 것이다.

소자 개발이 0.18㎛ 이하 테크로 감소하면서 커패시터 용량의 확보의 문제는 매우 중요한 쟁점으로 부각되고 있다. 현재 이를 해결하기 위하여 새로운 고유전율을 가지는 유전(Dielectric)물질을 개발하려는 노력이 많이 진행되고 있다. 그러나 이러한 물질은 새로운 투자를 해야 하는 부담감과 공정상의 안정성 때문에 쉽게 공정에 적용되기 쉽지 않다.

이로 인해 종래의 커패시터 유전체로써는 자연산화막/질화막/산화질화막(Native Oxide/Nitride/Oxynitride)이 적층된 형태의 구조로 이루어져 있다. 이는 산화막의 유전율(Dielectric constant)이 3.58로 낮기 때문에 유전율이 약 7인 질화막을 사용하여 정전용량(Capacitance)을 향상시킨다. 하지만, 이러한 스택(Stack)구조를 가지는 유전막의 에너지 밴드(Energy band)를 살펴보면, 산화막은 약 8eV와 질화막은 약 4eV의 에너지 밴드 갭(Gap)을 가지고 있다. 상술한 바와 같이 질화막은 낮은 에너지 밴드 갭을 가지고 있어서 질화막에 의해 누설 전류가 발생할 가능성이 높아 이를 보상하기 위해 질화막 상에 열산화공정을 실시하여 일정한 두께의 산화질화막을 형성한다.

또한, 열산화공정은 700 내지 850℃의 고온 열처리를 실시하게 되고 이로인해 하부구조를 이루고 있는 트랜지스터에 손상을 주게 된다. 따라서, 상술한 고온 열처리에 의해 질화막이 항복되지 않는 일정한 두께를 유지해야 한다는 제약이 있다. 이로 인해 질화막의 두께를 더 이상 낮출 수 없어 커패시턴스 향상을 할 수 없고, 증착 온도를 낮추어 하부구조가 열산화에 대한 저항성을 증가시켜야 하므로 필연적으로 장시간에 걸친 증착시간이 요구되는 단점이 있다.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 적층 구조의 유전막으로 먼저 질화막을 증착하고 상기 질화막 상부에 얇은 두께의 폴리 실리콘층(Poly silicon layer)을 증착한 다음 저온 열산화공정을 실시하여 산화질화막이 아닌 산화막을 형성함으로써 커패시터의 누설전류 특성을 향상시킬 수 있고, 유전막을 이루고 있는 질화막의 두께를 현저히 감소시켜 소자의 크기를 줄일 수 있으며, 넷 다이(Net die)를 증대하여 공정 마진을 확보하는데 그 목적이 있다.

상술한 기술적 과제를 달성하기 위하여 본 발명은 소정의 구조가 형성된 하지층 상부에 하부전극을 형성하는 단계와, 상기 하부전극 상부에 질화막을 형성하는 단계와, 상기 질화막 상부에 폴리 실리콘층을 증착하는 단계와, 상기 폴리 실리콘층을 저온 열산화 공정을 통하여 산화시켜 산화막을 형성하는 단계 및 상기 산화막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.

도 1a 내지 도 1f는 본 발명에 따른 커패시터 재조 방법을 설명하기 위한 단면도들이다.

도 2는 도 1f의 Ⅱ-Ⅱ'선상의 구조도이다.

도 1a를 참조하면, 스토로지 노드 콘택(Storage Node contact; SNC, 20)이 형성된 하지층(10) 상부에 층간 질화막(30)과 층간 산화막(40)을 증착한 후 패터닝하여 실린더(cylinder; 60)를 형성한다.

도 1b 및 도 2를 참조하면, 실린더(60) 내부에 폴리 실리콘을 증착하여 하부 전극(50)을 형성한다. 하부전극(50)으로는 두층의 폴리실리콘 즉, 도프드(Doped) 폴리 실리콘(도시되지 않음)을 300 내지 400Å의 두께와 언도프드(Undoped) 폴리 실리콘(도시되지 않음)을 300 내지 400Å의 두께로 증착하여 형성한다. 온도, 반응가스 또는 압력을 변화시켜 상기 폴리실리콘층의 표면에 굴곡을 형성하는 준안정 폴리실리콘(Metastable Poly Silicon; 이하 'MPS'라함) 성장공정을 실시하여 커패시터의 표면적 증가를 극대화한다.

도 1c 및 도 2를 참조하면, 세정공정을 실시한 다음 하부전극(50) 상부에 질 화막(70)을 형성한다. 질화막(70)은 화학 기상증착법으로 증착하되 커패시터의 정전용량을 고려하여 알맞은 두께로 형성한다. 본 실시 예에서는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 'LPCVD'라함) 공정을 650 내지 750℃의 온도 하에서 실시하여 50 내지 70Å의 두께로 증착하여 형성한다. 커패시터의 정전용량을 높이기 위하여 질화막의 두께를 최대한 얇게 형성한다. 예컨대, 질화막의 두께를 100Å에서 50Å으로 줄였을 때 정전용량은 약 2배가 증가한다.

상기의 세정공정과 증착공정에서 일정두께의 자연산화막(도시되지 않음)이 하부전극(50)과 질화막(70) 사이에 형성된다.

도 1d 및 도 2를 참조하면, 상기 질화막(70) 상부에 화학 기상증착법을 이용하여 폴리 실리콘(80)을 소자의 크기와 정전용량을 고려하여 형성한다. 즉, 후술되는 저온 열산화 공정에 의해 완전히 산화될 수 있는 두께로 형성한다. 본 실시 예에서는 단원자층 화학증착법(Atomic Layer Chemical Vapor Deposition; 이하 'ALCVD'라함) 또는 LPCVD 공정을 실시하여 폴리 실리콘층(80)을 8 내지 12Å의 두께로 증착하여 형성한다.

도 1e 및 도 2를 참조하면, ALCVD공정으로 질화막(70) 상부에 얇게 형성된 폴리실리콘층(80)을 저온 열산화 공정을 통하여 산화시킨다. 상기의 저온 열산화 공정은 노(Furnace)에서 수용 가능한 온도 범위 중 가장 낮은 온도 조절영역에서 실시한다. 약 400 내지 500℃의 온도 하에서 산화공정을 실시하여 산화막(SiO₂; 90) 을 형성한다. 저온 열산화 공정으로 인해 질화막(70)의 두께가 얇아지더라도 열에 의한 항복현상을 막을 수 있고, 열산화 공정에 의해 형성된 산화막(90)은 밀도가 높은 구조를 가지게 되어 반도체 소자에서 이용될 커패시터의 유전막으로 사용된다. 또한 저온 열산화 공정으로 형성된 산화막의 두께는 소자의 크기와 정전용량을 고려하여 형성한다.

도 1f 및 도 2를 참조하면, 저온 열산화 공정에 의해 형성된 산화막(90) 상부(즉, 실린더 내부)에 도프드 폴리 실리콘을 증착하여 상부 전극(100)을 형성한 후 후속 열처리 공정을 실시한다. 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)공정을 실시하여 커패시터를 형성한다. 후속 열처리공정은 N₂가스분위기 하에서 800 내지 900℃에서 30초동안 실시한다.

상술한 바와 같이, 본 발명은 질화막 상부에 얇은 두께의 폴리 실리콘을 증착한 후 열 산화공정을 실시하여 열 산화온도를 크게 낮추어 질화막의 두께를 감소시킬 수 있고, 하부구조를 이루고 있는 하지층에 미치는 온도의 영향을 현저히 감소시킬 수 있다.

또한 질화막 상부에 산화막을 형성함으로써 커패시터의 누설전류 특성을 향상시킬 수 있다.

또한 얇은 질화막과 하지층에 미치는 온도의 영향의 감소로 인해 소자 마진과 공정마진을 함께 확보할 수 있다.

Claims (6)

1. 소정의 구조가 형성된 하지층 상부에 하부전극을 형성하는 단계;

   상기 하부전극 상부에 질화막을 형성하는 단계;

   상기 질화막 상부에 폴리 실리콘층을 증착하는 단계;

   상기 폴리 실리콘층을 저온 열산화 공정을 통하여 산화시켜 산화막을 형성하는 단계; 및

   상기 산화막 상부에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 폴리 실리콘층은 ALCVD 또는 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
3. 제 1 항에 있어서,

   상기 폴리 실리콘층은 상기 저온 열산화 공정에 의해 완전히 산화될 수 있는 두께로 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
4. 제 1 항에 있어서,

   상기 질화막은 50 내지 70Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
5. 제 1 항에 있어서,

   상기 저온 열산화 공정은 400 내지 500℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
6. 제 1 항에 있어서,

   상기 하부 전극은 도프드 폴리 실리콘과 언도프드 폴리 실리콘을 각각 300 내지 400Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.

Images