KR20010083697A - 반도체 장치의 커패시터 전극 형성 방법 - Google Patents

반도체 장치의 커패시터 전극 형성 방법 Download PDF

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Abstract

제1상부전극 형성 후 오존 어닐링 공정을 이용하는 반도체 장치의 커패시터 전극 형성방법을 개시한다. 여기서, 본 발명은 반도체 기판 상에 하부전극을 형성하는 단계와 상기 하부전극 상에 유전막을 형성하는 단계와 상기 유전막 상에 600℃ 이하의 저온에서 제1상부전극을 형성하는 단계와 상기 제1상부전극이 형성된 결과물을 상기 제1상부전극이 산화되지 않는 소정의 온도 이하에서 오존, 산소, 또는 산소 플라즈마 분위기로 어닐링을 행하는 단계 및 상기 제1상부전극 상에 제2상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 형성방법을 개시하고 있다.

Description

반도체 장치의 커패시터 전극 형성 방법{Formation method of semiconductor capacitor electrode}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 장치의 커패시터 전극 형성방법에 관한 것이다.
반도체 소자가 고집적화 되면서 커패시터 유전막으로 종래의 실리콘 산화막(SiO2), 실리콘 나이트라이드막(Si3N4), ONO막(SiO2/Si3N4/SiO2), NO막(Si3N4/SiO2) 등의 유전막에서 탄탈륨 산화막(Ta2O5)과 같은 고유전막을 사용하게 되었다.
탄탈륨 산화막은 유전상수가 큰 반면에 실리콘과의 반응성이 커서 실리콘 전극과 저온에서도 쉽게 반응하여 유전막의 누설전류를 증가시키는 문제점이 있다. 이러한 반응을 제어하기 위하여 탄탈륨 산화막과 하부 실리콘 전극사이에는 SiON막을 형성시켜 주고 탄탈륨 산화막과 상부 실리콘 전극과의 사이에는 메탈전극을 형성시켜 사용하고 있다. 이 메탈전극으로는 물리 기상 증착(Physical Vapor Deposition, 이하 PVD) TiN막, 화학 기상 증착(Chemical Vapor Deposition, 이하 CVD) TiN막, WN막 등이 일반적으로 사용되고 있지만 스텝커버리지(stepcoverage)가 큰 스토리지 노드(storage node)에 실장시에는 스텝커버리지 특성이 우수한 CVDTiN막이 널리 사용되고 있다.
그러나 TiN막은 열저항(Heat Resistance)이 약하여 온도가 조금만 올라가도 쉽게 변형되거나 반응하는 특성을 갖게 된다. 즉 소자의 커패시터 형성 후 후속으로 600℃ 이상의 열처리를 받아도 탄탈륨 산화막과 TiN막이 반응하여 누설전류를 취약하게 만든다. 또한 CVD TiN막의 증착은 일반적으로 600℃∼700℃ 정도에서 저압하에 TiCl4가스와 NH3가스를 주입하여 증착하는 데 온도가 높기 때문에 증착시에 이미 TiN막과 탄탈륨 산화막이 반응하거나, NH3가스가 탄탈륨 산화막을 환원시켜 누설전류 특성을 열화시켰다.
NH3가스가 탄탈륨 산화막을 환원시키는 것은 가스 주입시 TiCl4가스를 먼저 플로우시켜 탄탈륨 산화막의 환원을 방지할 수 있다. 그러나 CVD TiN막 증착공정이 고온(600℃∼700℃)에서 진행되어 TiN막과 탄탈륨 산화막이 반응하거나 커패시터 완성 후 후속 열처리시 TiN막과 탄탈륨 산화막이 반응하는 것을 억제할 수 없으므로 유전막의 열화를 피할 수 없게 된다. 이러한 유전막의 열화는 누설전류를 크게하여 소자의 동작 수명을 단축시키는 문제가 된다.
본 발명이 이루고자 하는 기술적 과제는 유전막과 제1상부전극과의 반응에 의한 누설전류 열화 현상을 방지하여 커패시터의 전기적 특성을 향상시킬 수 있는 반도체 장치의 커패시터 전극 형성방법을 제공함에 있다.
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 커패시터 전극 형성방법을 공정순서에 따라 도시한 단면도들이다.
도 4는 제1상부 TiN 전극 형성방법과 후속 열처리에 따른 유전막의 누설전류 특성을 나타낸 그래프이다.
도 5는 제1상부 TiN 전극 형성 후 오존 어닐링 진행 유무에 따른 면저항의 변화를 나타낸 그래프이다.
도 6은 제1상부 TiN 전극 형성 후 오존 어닐링 진행 유무에 따른 탄탈륨 산화막 커패시터의 TDDB(Time Dependent Dielectric Breakdown) 특성을 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판, 102 : 소자분리막
104 : 소스영역, 106 : 게이트영역
108 : 게이트 절연막, 110 : 측벽스페이스
112 : 층간 절연막, 116 : 콘택 플러그
118 : 하부전극, 120 : 전처리막
122 : 유전막, 124 : 제1상부전극
126 : 제2상부전극
상기 기술적 과제를 달성하기 위해, 본 발명은 반도체 기판 상에 하부전극을 형성하는 단계와 상기 하부전극 상에 유전막을 형성하는 단계와 상기 유전막 상에 600℃ 이하의 저온에서 제1상부전극을 형성하는 단계와 상기 제1상부전극이 형성된 결과물을 상기 제1상부전극이 산화되지 않는 소정의 온도 이하에서 오존, 산소, 또는 산소 플라즈마 분위기로 어닐링을 행하는 단계 및 상기 제1상부전극 상에 제2상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 형성방법을 제공한다.
상기 제2상부전극이 형성된 결과물을 오존, 산소, 또는 산소 플라즈마 분위기에서 어닐링하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 커패시터 전극 형성방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 1은 반도체 기판(100) 상에 하부전극(118), 전처리막(120), 유전막(122) 및 제1상부전극(124)을 형성하는 단계를 개략적으로 도시한 단면도이다.
구체적으로, 먼저 반도체 기판(100) 상에 소자분리막(102)을 형성하여 활성영역을 정의한 후, 활성영역 상에 트랜지스터를 형성한다. 상기 트랜지스터는 게이트 절연막(108)이 게재된 게이트 전극(106), 드레인 영역(도시되지 않음) 및 소스영역(104)을 구비한 전계효과 트랜지스터일 수 있다. 상기 트랜지스터 및 소자분리막 상에 층간 절연막(112)을 형성한 후 사진 식각 공정을 이용하여 소스 영역과 연결되는 콘택홀을 형성하고 콘택홀 내부를 도전성 물질로 매립하여 콘택 플러그(116)를 형성한다. 상기 콘택 플러그(116)가 형성된 결과물을 에치백(etchback) 또는 화학 기계적 연마방법을 이용하여 평탄화한 후 층간 절연막(112) 및 콘택 플러그(116) 상에 도핑된 폴리실리콘을 사용하여 하부전극(118)을 형성한다. 상기 하부전극의 유효면적을 증가시키기 위하여 스택(stack), 트렌치(trench), 실린더(cylinder), 반구형 그레인(HemiSpherical Grain) 또는 이들의 복합형을 사용하는 것이 바람직하다.
상기 하부전극(118)의 표면상에 급속 질화 처리(Rapid Thermal Nitridation), 급속 산화 처리(Rapid Thermal Oxidation), 화학 기상 증착(Chemical Vapor Deposition) 또는 이들의 조합 방법으로 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화 질화물 등으로 형성되는 전처리막(120)을 형성한다.
이러한 전처리막은 하부전극과 유전막사이의 반응 또는 확산 방지 역할을 하여 유전막의 열화를 억제하여 주며, 소자 동작시 유전막에 직접 인가되는 전계를 분산시켜 누설전류를 감소시키는 역할을 하기도 한다.
상기 전처리막(120) 상에 탄탈륨 산화막으로 이루어진 유전막(122)을 형성한다. 탄탈륨 산화막은 그 전구체로 Ta(OC2H5)5와 같은 금속 알콕사이드(metal alkoxide)나 금속 베타-디케토네이트(metal beta-decatonate)와 같은 유기 금속물질을 사용하거나, TaCl5와 같은 금속 할로겐 화합물(metal halide)을 사용한다. 상기 전구체를 기체 상태로 만든 후, 운반 가스를 이용하여 반응기내 또는 반응기 입구에서 산소와 반응시켜 상기 전처리막(120) 상에 탄탈륨 산화막을 형성한다. 탄탈륨 산화막으로 유전막을 증착한 후에는 유전막내에 산소를 보충하기 위해서 오존 열처리를 하고 유전막을 결정화시키기 위하여 산소 분위기에서 열처리를 실시한다.
상기 유전막(122)이 형성된 결과물 상에 제1상부전극(124)을 형성한다. 상기 제1상부전극(124)은 TiN, Pt, Ru, WN, WSix, TaN, TaSiN, TiSiN, Ir, RuO2, IrO2, SrRuO3, Ti 또는 TiSi로 형성된다. 제1상부전극은 화학 기상 증착방법(CVD), 원자층 증착방법(Atomic Layer Deposition, 이하 ALD), 스퍼터링(sputtering)방법 등을 사용하여 증착할 수 있으며, 유전막과 제1상부전극이 반응하지 않도록 600℃ 이하의 저온에서, 바람직하게는 400℃∼500℃에서 증착하는 것이 바람직하다. 스텝커버리지(stepcoverage)가 큰 스토리지 노드(storage node)에 실장시에는 스텝커버리지 특성이 우수한 CVD TiN막을 사용하는 것이 바람직하다. 증착 두께는 후속 오존 어닐링이나 플라즈마 어닐링의 강도에 의하여 결정되나, 100Å 이하로 증착하는 것이 바람직하다.
도 2는 상기 제1상부전극(124)이 형성된 결과물을 상기 제1상부전극이 산화되지 않는 소정의 온도 이하에서 오존, 산소, 또는 산소 플라즈마 분위기로 어닐링을 행하는 단계를 도시한 단면도이다. 어닐링은 탄탈륨 산화막과 제1상부전극이 반응하지 않게 600℃ 이하의 저온, 바람직하게는 300℃∼500℃에서 진행하는 것이 바람직하다. 산소 플라즈마 어닐링은 오존 어닐링보다 저온에서 실시 가능하므로 더 효과적이다. 이렇게 제1상부전극에 어닐링 처리를 해주게 되면 제1상부전극의 그레인(grain) 또는 그레인바운더리(grainboundary)내에 산소가 도핑되어 비저항과 면저항이 증가하게 된다. 이렇게 도핑된 산소는 제1상부전극에 열적 내성을 갖게 하여 후속 열처리에서 탄탈륨 산화막과의 반응이 억제되어 누설전류 증가를 억제하는 효과가 있다.
도 3은 상기 제1상부전극(124) 상에 제2상부전극(126)을 형성하는 단계를 도시한 단면도이다. 어닐링 처리를 행한 상기 제1상부전극(124) 상에 제1상부전극과 동일한 메탈, 다른 이종의 메탈, 또는 폴리실리콘으로 형성되는 제2상부전극(126)을 형성을 형성한다.
상기 제2상부전극(126)이 형성된 결과물을 오존, 산소, 또는 산소 플라즈마 분위기에서 어닐링하는 단계를 더 포함할 수 있으며, 제2상부전극(126)을 형성 후 어닐링처리를 해주는 것이 상부전극을 더욱 열적으로 안정성을 갖게 할 수 있다.
상부전극 증착과 오존, 산소, 또는 산소 플라즈마 분위기에서 어닐링을 행하는 단계는 동일 챔버에서 인-시츄(IN-SITU)로 진행하거나 동일 설비에서 인-시츄로 진행하는 것이 바람직하나, 서로 다른 설비에서 익스-시츄(EX-SITU)로 진행하여도 동일한 특성을 확보할 수 있다.
도 4는 제1상부전극 형성방법과 후속 열처리에 따른 유전막의 누설전류 특성을 나타낸 그래프이다. (a)는 종래의 방법에 의해 제조된 제1상부 CVD TiN 전극을 사용했을 때의 누설전류 특성이며, 650℃ 정도의 온도에서 TiCl4와 NH3가스를 저압하에 플로우하여 250Å 정도를 증착 후 후속으로 650℃ 질소 분위기에서 30분 동안 열처리를 실시하였다. (b)는 열적 반응(Thermal Reaction)을 배제하기 위하여 스퍼터링(Sputtering) 방법에 의해 증착한 제1상부 PVD TiN 전극을 사용했을 때의 누설전류 특성이며, 후속 열처리는 실시하지 않았다. (c)는 본 발명에 의해 제조된 제1상부 CVD TiN 전극을 사용했을 때의 누설전류 특성이며, 50Å 정도를 증착 후 종래 방법과 동일하게 650℃ 질소 분위기에서 30분 동안 열처리를 실시하였다. 도 4에서 알 수 있듯이 탄탈륨 산화막과 제1상부 TiN 전극과의 열적 반응이 완전히 배제된 (b)의 경우가 가장 양호한 누설전류 특성을 보이고 있다. 반면에 종래의 방법에 의해 제조된 (a)는 누설전류가 많이 증가함을 볼 수 있다. 본 발명에 의해 제조된 제1상부 CVD TiN 전극의 누설전류 곡선인 (c)는 음전압 영역에서는 (a)보다는 누설전류 특성이 양호하고 (b)와는 거의 동일한 특성을 보이며, 양전압 영역에서는 (a)와 (b)의 중간 특성을 보이고 있음을 알 수 있다.
도 5는 제1상부 TiN 전극 형성 후 오존 어닐링 진행 유무에 따른 면저항의 변화를 나타낸 그래프이다. 여기서, (d)는 TiN 증착 후 오존 어닐링이나 후속 질소 열처리는 진행하지 않고 측정한 면저항 데이타이다. (e)는 TiN 증착 후 300℃에서 15분간 오존 어닐링을 시행하고, 후속 열처리는 진행하지 않고 측정한 면저항 데이타이다. (f)는 TiN 증착 후 300℃에서 15분간 오존 어닐링을 시행하고, 650℃ 질소 분위기에서 30분간 열처리를 진행한 면저항 데이타이다. (g)는 TiN 증착 후 오존 어닐링은 시행하지 않고, 650℃ 질소 분위기에서 30분간 열처리를 진행한 면저항 데이타이다. 도 5에서 알 수 있듯이 오존 어닐링을 시행한 것이 면저항이 크게 나타난다는 것을 알 수 있다.
도 6은 제1상부전극 TiN 형성 후 오존 어닐링 진행 유무에 따른 탄탈륨 산화막 커패시터의 TDDB(Time Dependent Dielectric Breakdown) 특성을 나타낸 그래프이다. 여기서, 탄타륨 산화막 커패시터에 4.7V의 스트레스를 계속 주었을 때 (h)는 종래의 방법에 의해 제조된 커패시터의 TDDB 특성이며, (i)는 본 발명에 의해 제1상부전극 형성 후 오존 어닐링을 진행하여 제조된 커패시터의 TDDB 특성이다. 종래의 방법에 의하여 제조된 커패시터에 비하여 본 발명에 의하여 제조된 커패시터의 TDDB 신뢰성이 양호한 것으로 나타남을 알 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
본 발명에 의한 반도체 장치의 커패시터 전극 형성방법에 의하면, 유전막과 제1상부전극이 제1상부전극 증착 과정 또는 후속 열처리 공정에서 반응하여 유전막이 열화되는 문제점을 개선하고, 커패시터의 누설전류 특성을 개선할 수 있다.

Claims (3)

  1. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상에 유전막을 형성하는 단계;
    상기 유전막 상에 600℃ 이하의 저온에서 제1상부전극을 형성하는 단계;
    상기 제1상부전극이 형성된 결과물을 상기 제1상부전극이 산화되지 않는 소정의 온도 이하에서 오존, 산소, 또는 산소 플라즈마 분위기로 어닐링을 행하는 단계; 및
    상기 제1상부전극 상에 제2상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 형성방법.
  2. 제1항에 있어서,
    상기 제2상부전극이 형성된 결과물을 오존, 산소, 또는 산소 플라즈마 분위기에서 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 형성방법.
  3. 제2항에 있어서,
    상기 하부전극은 폴리실리콘막으로 형성되고, 상기 유전막은 탄탈륨 산화막으로 형성되고, 상기 제1상부전극은 티타늄 질화막으로 형성되고,
    상기 유전막을 형성하는 단계 전에 상기 폴리실리콘막과 탄탈륨 산화막간의 반응 또는 구성물질의 확산을 방지하기 위한 전처리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 전극 형성방법.
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KR100422565B1 (ko) * 2001-06-12 2004-03-12 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR100795683B1 (ko) * 2002-04-19 2008-01-21 매그나칩 반도체 유한회사 반도체 소자의 커패시터 제조 방법

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