KR20040059783A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 표면질화 공정을 배제하면서 하부전극과 유전막의 계면반응을 효과적으로 방지하여 고집적화에 대응하는 충분한 캐패시터 용량을 확보함과 동시에 누설전류 및 유전 특성 등을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 표면에 제 1 유전막으로서 염화물이 없는 실리콘질화 박막을 형성하는 단계; 실리콘질화 박막 상부에 제 2 유전막으로서 티타늄산화막을 형성하여 티타늄산화막/실리콘질화 박막의 이중막으로 이루어진 유전막을 형성하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다. 바람직하게, 실리콘질화 박막은 5 내지 30Å의 두께로 형성하고, 실리콘질화 박막의 형성은 실리콘질화 소오스 개스로서 BTBAS 기화개스를 사용하고 반응개스로서 NH3를 사용하여 저압-화학기상증착으로 수행한다.

Description

반도체 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 티타늄산화막/실리콘질화 박막(TiO2/Si3N4)의 이중 유전막 구조를 갖는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 메모리셀(memory cell)에 사용되는 캐패시터는 스토리지 (storage node)용 하부전극, 유전막, 및 플레이트(plate)용 상부전극으로 이루어지는데, 최근에는 미세화된 반도체 공정기술의 발달로 인한 소자의 고집적화에 따라 단위 셀면적이 크게 감소하고 동작전압의 저전압화가 이루어지고 있다. 그러나, 셀면적 감소에도 불구하고 소프트에러(soft error) 발생 및 리프레시시간(refresh time) 단축 등을 방지하기 위해서는 셀당 약 25fF 이상의 충분한 캐패시터 용량을 확보하여야 한다. 이에 따라, 예컨대 유전막으로서 DCS(Di-Chloro-Silane) 개스를 사용하여 증착하는 실리콘질화막(Si3N4) 등을 사용하는 NO(Nitride-Oxide)-캐패시터의 경우에는, 캐패시터 용량 확보를 위하여 표면적이 큰 반구형 구조의 전극표면을 갖는 3차원 형태로 하부전극을 형성하고 캐패시터 높이를 증가시키고 있다. 그러나, 캐패시터 높이가 증가하게 되면 셀영역과 주변영역 사이의 큰 단차로 인하여 후속 노광공정시 초점심도(depth of forcus)가 확보되지 않아 공정에 악영향을 미치기 때문에 캐패시터 용량확보에 한계가 있다.
따라서, 최근에는 유전막으로서 탄탈륨산화막(Ta2O5)과 같은 고유전율을 가지는 산화막을 박막으로 적용한 Ta2O5-캐패시터를 개발하여 사용하고 있다. 그러나, Ta2O5박막은 불안정한 화학양론비(stoichiometry)를 가지기 때문에 Ta와 O의 조성비 차이에 기인한 치환형 Ta 원자(vacancy atom)가 Ta2O5박막내에 국부적으로 존재하는데 이를 완전하게 제거할 수 있는 방법이 없다. 또한, Ta2O5박막은 일반적으로 전구체(precursor)인 Ta(OC2H5)5의 유기물과 O2또는 N2O 개스를 반응시켜 형성하는데, 이러한 반응에 의해 Ta2O5박막 내에 불순물인 탄소(C)원자와 C, CH4, C2H4와 같은 탄소화합물 및 H2O가 함께 존재하게 되어 Ta2O5박막 내에 탄소원자, 이온(ion) 및 라디칼(radical)이 불순물로 존재함으로써, 캐패시터의 누설전류 증가 및 유전특성 열화 등의 문제를 야기시키게 된다. 또한, Ta2O5박막은 비정질상태로 증착이 이루어지기 때문에 결정화를 위하여 후속으로 열처리 공정을 수행하여야 하는데, 이러한 열처리 공정시 하부전극인 폴리실리콘막과의 계면반응에 의해 SiO2(ε= 3.85)와 같은 저유전율의 계면산화막이 형성되어 사실상 등가산화막 두께(Tox)를 30Å 이하로 낮출 수가 없기 때문에 고집적화에 대응하는 충분한 캐패시터 용량을 확보하는데 그 한계가 있다. 또한, 상술한 계면반응를 방지하기 위하여 Ta2O5박막의 증착전에 하부전극인 폴리실리콘막을 고온에서의 급속열질화(Rapid Thermal Nitrification; RTN)에 의해 표면질화하는 방법이 사용되고 있는데, 이 경우 고온에서의 질화공정으로 인하여 고온의 열버젯(thermal budget) 공정에 취약한 ULSI 집적 공정에 유용하지 못하다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 표면질화 공정을 배제하면서 하부전극과 유전막의 계면반응을 효과적으로 방지하여 고집적화에 대응하는 충분한 캐패시터 용량을 확보함과 동시에 누설전류 및 유전 특성 등을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 층간절연막
12 : 플러그 13 : 하부전극
14 : 유전막 14A : Si3N4박막
14B :Ti2O5막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 하부전극을 형성하는 단계; 하부전극 표면에 제 1 유전막으로서 염화물이 없는 실리콘질화 박막을 형성하는 단계; 실리콘질화 박막 상부에 제 2 유전막으로서 티타늄산화막을 형성하여 티타늄산화막/실리콘질화 박막의 이중막으로 이루어진 유전막을 형성하는 단계; 및 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
바람직하게, 실리콘질화 박막은 5 내지 30Å의 두께로 형성하고, 실리콘질화 박막의 형성은 실리콘질화 소오스 개스로서 BTBAS 기화개스를 사용하고 반응개스로서 NH3를 사용하여 인-시튜 또는 엑스-시튜 방식의 저압-화학기상증착으로 550 내지 700℃의 온도 및 0.1 내지 5torr 압력하에서 수행하고, 실리콘질화 소오스 개스는 LMFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 액상 BTBAS 용액을 166 내지 200℃ 온도에서 증발시켜서 얻으며, 바람직하게 NH3/BATAS의유량비는 1 내지 10으로 유지한다.
또한, 티타늄산화막은 30 내지 100Å의 두께로 형성하고, 티타늄산화막의 형성은 증착 및 결정화를 위한 열처리의 2단계 공정으로 이루어지는데, 티타늄산화막의 증착은 Ti 성분의 소오스 개스와 O2또는 O3의 반응개스를 사용하여 저압-화학기상증착 또는 원자층증착으로 300 내지 600℃의 온도 및 0.1 내지 5torr의 압력하에서 수행하고, 티타늄산화막의 열처리는 N2O 또는 O2분위기에서 노어닐링 또는 급속열처리로 수행한다.
또한, 하부전극을 형성하는 단계와 실리콘질화 박막을 형성하는 단계 사이에, 하부전극의 표면을 세정처리하는 단계를 더 포함한다.
또한, 하부전극은 도핑된 폴리실리콘막으로 이루어지고, 상부전극은 금속막의 단일막 또는 도핑된 폴리실리콘막/금속막의 이중막으로 이루지는데, 이때 금속막은 TiN막, TaN막, W막, WN막, Ru막, RuO2막, Ir막, IrO2막 및 Pt막 중 선택되는 하나의 막이다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 트랜지스터 및 비트라인 등의 소정의 공정이 완료된 반도체 기판(10) 상에 실리콘산화막(SiO2)으로 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 스토리지노드용 콘택홀을 형성한다. 그 다음, 콘택홀에 매립되도록 폴리실리콘막 등의 도전막을 증착하고, 층간절연막(11)의 표면이 노출되도록 화학기계연마(Chemical Mechanical Polishing ; CMP) 공정으로 도전막을 전면식각하여 서로 분리시켜 기판(10)과 콘택하는 플러그(12)를 형성한다. 여기서, 플러그(12)는 스토리지노드 콘택으로 작용한다. 그 다음, 기판 전면 상에 캐패시터 산화막(미도시)을 형성하고, 플러그(12)가 노출되도록 캐패시터 산화막을 식각하여 캐패시터용 홀을 형성한다. 그 후, 홀 표면 및 캐패시터 산화막 표면 상에 하부전극용 물질로서 도핑된 폴리실리콘막을 저압-화학기상증착(Low Pressure-Chemical Vapor Deposition; LPCVD)으로 200 내지 500Å의 두께로 형성하고, 캐패시터 산화막의 표면이 노출되도록 CMP 공정이나 에치백 공정으로 폴리실리콘막을 전면식각하여 서로 분리시킨 다음, 캐패시터 산화막을 제거하여 폴리실리콘막으로 이루어진 실린더 구조(cylinder structure)의 하부전극(13)을 형성한다.
도 1b를 참조하면, 하부전극(13)의 표면을 세정처리하여 하부전극(13) 표면에 발생된 자연산화막(SiO2)을 제거한다. 바람직하게, 세정처리는 인-시튜(in- situ) 또는 엑스-시튜(ex-situ) 방식으로 HF 기체 또는 H2O2와 초순수가 첨가된 희석용액인 HF 용액을 사용하여 수행하거나, H2O2와 초순수가 첨가된 희석용액인NH4OH 용액이나 H2O2와 초순수가 첨가된 희석용액인 H2SO4용액을 사용하여 수행한다.
그 다음, 세정처리된 하부전극(13) 표면 상에 제 1 유전막으로서 염화물이 없는 실리콘질화(Si3N4) 박막(14A, ε= 7)을 5 내지 30Å, 바람직하게 15 내지 20Å의 두께로 형성한다. 바람직하게, 염화물이 없는 Si3N4박막(14A)의 형성은 실리콘질화 소오스 개스로서 SiH2[NH(C4H9)]2(BTBAS; Bis(tertiary- butylamino-silane)) 기화개스를 사용하고 반응개스로서 NH3를 사용하여 인-시튜 또는 엑스-시튜 방식의 LP-CVD로 550 내지 700℃의 온도 및 0.1 내지 5torr, 더욱 바람직하게 0.2 내지 5torr의 압력하에서 수행하는데, 이때 실리콘 질화 소오스 개스는 LMFC(Liquid Mass Flow controller)와 같은 유량조절기를 통해 증발기(evaporizer) 또는 증발관(evaporation tube)으로 공급된 일정량의 액상 BTBAS 용액을 166 내지 200℃ 온도에서 증발시켜서 얻는다. 또한, NH3/BATAS의 유량비는 1 내지 10으로 유지하는데, 바람직하게는 NH3개스의 유량은 50 내지 200cc로 설정하고 BATAS의 유량은 20 내지 100cc로 설정한다. 즉, BATAS는 DCS와 달리 액상이기 때문에 취급이 용이하고 안전성이 우수하며, 특히 증착시 LMFC에 의해 정량공급이 가능하여 상술한 바와 같이 DCS보다 낮은 550 내지 700℃에서 Si3N4박막의 증착이 이루어지기 때문에 열버젯(thermal budget)에 취약한 집적공정에 유리할 뿐만 아니라 DCS 개스를 사용하여 Si3N4박막을 형성하는 경우에 비해 우수한 내산화성 및 막균일성을 얻을 수 있다. 이에 따라, 후속 TiO2막 증착후 수행되는 열처리 공정시 Si3N4박막(14A)에 의해 하부전극(13)인 폴리실리콘막과의 계면반응이 방지될 수 있다.
그 다음, 염화물이 없는 Si3N4박막(14A) 상부에 제 2 유전막으로서 비교적 유전율이 높은 티타늄산화(TiO2)막(14B, ε= 40∼80)을 30 내지 100Å, 바람직하게 50 내지 80Å의 두께로 형성하여 TiO2/Si3N4의 이중막으로 이루어진 캐패시터의 유전막(14)을 형성한다. 여기서, TiO2막(14B)의 형성은 증착 및 결정화를 위한 열처리의 2단계 공정으로 이루어지는데, TiO2막(14B)의 증착은 Ti 성분의 소오스 개스와 O2또는 O3의 반응개스를 사용하여 300 내지 600℃의 온도 및 0.1 내지 5torr의 압력하에서 LP-CVD 또는 원자층증착(Atomic Layer Deposition; ALD)으로 수행한다. 이때, Ti 성분의 소오스 개스는 MFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ti[OCH(CH3)2]4용액 또는 기타 Ti함유 유기금속 전구체를 150 내지 200℃의 온도에서 증발시켜서 얻는다. 또한, TiO2막(14B)의 열처리는 N2O 또는 O2분위기에서 노어닐링(furnace annealing) 또는 RTP로 수행하여 TiO2막(14B) 내에 존재하는 탄소 불순물을 제거함과 동시에 결정화를 유도하여 유전성을 향상시킨다. 바람직하게, 노어닐링은 600 내지 800℃의 온도에서 5분 내지 120분 정도 수행하고, RTP는 800 내지 900℃의 온도에서 30 내지 120초 동안 수행한다. 이때,우수한 내산화성 및 막균일성을 가지는 Si3N4박막(14A)에 의해 하부전극(13)인 폴리실리콘막과 TiO2의 계면반응이 방지되어 열처리 수행이 용이해짐으로써, TiO2막(14B) 내의 탄소 불순물을 완전히 제거할 수 있게 된다.
그 후, 도시되지는 않았지만, 유전막(14) 상부에 상부전극을 형성하여 캐패시터를 완성한다. 여기서, 상부전극은 금속막의 단일막으로 형성하거나, 금속막 상부에 완충막으로서 도핑된 폴리실리콘막을 200 내지 1000Å의 두께로 적층한 폴리실리콘막/금속막의 이중막으로 형성하여 구조적인 안정성을 확보하면서 열적 또는 전기적 충격에 대해 상부전극의 내구성을 향상시킬 수 있다. 바람직하게, 금속막은 TiN막, TaN막, W막, WN막, Ru막, RuO2막, Ir막, IrO2막 및 Pt막 중 선택되는 하나의 막을 이용하여 CVD, ALD를 포함한 플라즈마보조(Plasma Enhnaced)-CVD, 또는 RF 자기 스퍼터링(magnetic sputtering)으로 형성한다.
상기 실시예에 의하면, 캐패시터의 유전막을 우수한 내산화성 및 막균일성을 가지는 염화물이 없는 Si3N4박막과 유전율이 높은 TiO2막의 이중막으로 형성함에 따라, 하부전극에 대한 고온의 표면질화공정을 수행하지 않으면서도 TiO2막에 대한 열처리시 하부전극의 폴리실리콘막과 계면반응을 방지할 수 있고, 이에 따라 등가산화막 두께(Tox)를 25Å 이하로 종래의 NO 캐패시터(Tox=50∼55Å)나 Ta2O5캐패시터(Tox=30 내지 40Å) 보다 현저하게 감소시킴으로써 고집적화에 대응하는 충분한 캐패시터 용량을 확보하는 것이 가능할 뿐만 아니라 고온의 열버젯 공정에취약한 ULSI 집적공정에 유용하게 적용할 수 있다. 또한, TiO2막 하부에 형성된 Si3N4박막에 의해 TiO2막의 열처리 공정이 용이하게 이루어지기 때문에 TiO2막 내의 탄소 불순물 등을 제거하는 것이 가능해짐으로써 캐패시터의 누설전류 및 유전특성 등을 현저하게 향상시킬 수 있다. 또한, Si3N4박막을 적용하게 되면 TiO2막 만을 적용하는 경우에 비해 열적 또는 전기적 강도가 강해지기 때문에 높은 항복전압을 얻을 수 있다.
한편, 상기 실시예에서는 실린더 구조의 캐패시터에 대해서만 한정하여 설명하였지만, 컨케이브 구조(concave structure) 캐패시터에도 동일하게 적용하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 캐패시터의 유전막을 내산화성 및 막균일성이 우수한 염화물이 없는 Si3N4박막과 유전율이 높은 TiO2막의 이중막으로 형성함에 따라, 표면질화 공정을 배제하면서 하부전극과 유전막의 계면반응을 효과적으로 방지하여 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있을 뿐만 아니라 누설전류,유전 특성 및 항복전압 특성을 향상시킬 수 있다.

Claims (18)

  1. 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 표면에 제 1 유전막으로서 염화물이 없는 실리콘질화 박막을 형성하는 단계;
    상기 실리콘질화 박막 상부에 제 2 유전막으로서 티타늄산화막을 형성하여 티타늄산화막/실리콘질화 박막의 이중막으로 이루어진 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 실리콘질화 박막은 5 내지 30Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘질화 박막의 형성은 실리콘질화 소오스 개스로서 BTBAS 기화개스를 사용하고 반응개스로서 NH3를 사용하여 저압-화학기상증착으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 저압화학기상증착은 인-시튜 또는 엑스-시튜 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 4 항에 있어서,
    상기 저압화학기상증착은 550 내지 700℃의 온도 및 0.1 내지 5torr 압력하에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제 3 항에 있어서,
    상기 실리콘질화 소오스 개스는 LMFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 액상 BTBAS 용액을 166 내지 200℃ 온도에서 증발시켜서 얻는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 3 항에 있어서,
    상기 NH3/BATAS의 유량비는 1 내지 10으로 유지하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 티타늄산화막은 30 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제 8 항에 있어서,
    상기 티타늄산화막의 형성은 증착 및 결정화를 위한 열처리의 2단계 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 티타늄산화막의 증착은 Ti 성분의 소오스 개스와 O2또는 O3의 반응개스를 사용하여 저압-화학기상증착 또는 원자층증착으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 티타늄산화막의 증착은 300 내지 600℃의 온도 및 0.1 내지 5torr의 압력하에서 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제 9 항에 있어서,
    상기 티타늄산화막의 열처리는 N2O 또는 O2분위기에서 노어닐링 또는 급속열처리로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 12 항에 있어서,
    상기 노어닐링은 600 내지 800℃의 온도에서 5분 내지 120분 정도 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제 12 항에 있어서,
    상기 급속열처리는 800 내지 900℃의 온도에서 30 내지 120초 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제 1 항에 있어서,
    상기 하부전극을 형성하는 단계와 상기 실리콘질화 박막을 형성하는 단계 사이에, 상기 하부전극의 표면을 세정처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  16. 제 1 항에 있어서,
    상기 하부전극은 도핑된 폴리실리콘막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  17. 제 1 항에 있어서,
    상기 상부전극은 금속막의 단일막 또는 도핑된 폴리실리콘막/금속막의 이중막으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  18. 제 17 항에 있어서,
    상기 금속막은 TiN막, TaN막, W막, WN막, Ru막, RuO2막, Ir막, IrO2막 및 Pt막 중 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060033468A (ko) * 2004-10-15 2006-04-19 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US8643075B2 (en) 2010-10-06 2014-02-04 Samsung Electronics Co., Ltd. Semiconductor device having glue layer and supporter
US9142558B2 (en) 2012-11-21 2015-09-22 Samsung Electronics Co., Ltd. Semiconductor device having supporter and method of forming the same
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