KR20060033468A - 반도체 소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 도프트 폴리실리콘으로 이루어진 스토리지 전극을 형성하는 단계; 상기 스토리지 전극 상에 BTBAS 소오스가스와 NH3 반응가스를 반응시켜 Cl 성분이 없는 Si3N4막을 증착하는 단계; 상기 Si3N4막 상에 ALD 방법에 따라 HfO2막을 증착하여 Si3N4막과 HfO2막의 이중막 구조로 이루어진 유전체를 형성하는 단계; 및 상기 Si3N4막과 HfO2막의 이중막 유전체 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1a 내지 도 1c는 본 발명에 따른 캐패시터 형성 과정을 도시한 단면도.
도 2는 본 발명에 따른 유전체 형성시의 ALD(Atomic Layer Deposition) 방법을 이용한 HfO2막 증착방법을 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체기판 2 : 층간절연막
3 : 스토리지 노드 콘택 10 : 스토리지(=전하저장) 전극
12 : Si3N4막 14 : HfO2막
20 : 유전체 30 : 플레이트 전극
40 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 제조 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그런데, 메모리 소자의 동작에 필요한 충전용량은 셀 면적의 감소에도 불구하고 소프트 에러(soft error)의 발생과 리프레쉬 시각(refresh tine)의 단축을 방지하기 위해 25fF/셀 이상의 충분한 용량이 지속적으로 요구되고 있다.
이에, 현재 DCS(Di-Chloro-Silane) 가스를 이용해 증착한 Si3N4막(ε=4)을 유전체로 사용하고 있는 디램용 NO(Nitride-Oxide) 캐패시터의 경우는 표면적이 큰 반구형 구조의 전극 표면을 갖는 3차원 형태의 전하저장 전극(이하, "스토리지 전극"이라 칭함)을 채용하게 되었으며, 또한, 충분한 용량을 확보하기 위해서 그 높이를 계속적으로 증가시키고 있다.
한편, 최근들어 상기의 NO 캐패시터는 256M 이상의 차세대 디램 제품에 필요한 충전용량을 확보하는데 그 한계를 보이게 되었다. 그래서, 충분한 충전용량 확보를 위해 유전체로서 Ta2O5막(ε=25), Al2O3막(ε=9) 및 HfO2막(ε=20) 등을 채용한 캐패시터의 개발이 활발하게 진행되고 있다.
그러나, Ta2O5막은 누설전류에 취약한 문제점이 있고, Al2O3막은 유전상수가 Si3N4막과 별 차이가 없기 때문에 충전용량 확보에 제약적이며, HfO2막은 누설전류에 취약할 뿐만 아니라 항복전압 값이 낮아 반복적인 전기적 충격에 취약하기 때문에 캐패시터의 내구성을 떨어뜨리는 요인이 되는 문제점을 갖고 있다.
또한, 충전용량은 주지된 바와 같이 전극간 거리에 반비례하고, 전극 면적 및 유전상수에 비례하는 바, 상기 전극간 거리에 해당하는 유전체 두께, 보다 정확 하게는, 유전체의 등가산화막 두께(Tox: equivalent SiO2 thickness)를 감소시키는 것이 필요하며, 예컨데, 256M 이상의 차세대 디램 제품에서는 충분한 충전용량의 확보를 위해 30Å 이하의 등가산화막 두께를 필요로한다.
그러나, Si3N4막을 채용한 NO 캐패시터는 유전상수가 낮은 Si3N4막을 유전체로 사용하기 때문에 등가산화막 두께를 40Å 이하로 낮출 수 없으며, Ta2O5막을 채용한 Ta2O5 캐패시터는 제조 특성상 Ta2O5막의 증착후에 수행하는 열처리 과정에서 스토리지 전극의 산화로 인해 발생되는 저유전 산화막(SiO2) 때문에 사실상 등가산화막 두께를 30Å 이하로 낮출 수 없는 바, 유전체 두께 감소를 통한 충전용량의 향상을 얻을 수 없다는 문제점을 각각 갖고 있다.
결국, 상기의 Si3N4막, Ta2O5막, Al2O3막 및 HfO2막 각각은 현재로서 그 단독으로 소망하는 충전용량을 확보하면서 누설전류 특성을 확보할 수 있는 유전체로 사용하기는 실질적으로 곤란하다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 소망하는 충전용량을 확보하면서 누설전류 특성 또한 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 도프트 폴리실리콘으로 이루어진 스토리지 전극을 형성하는 단계; 상기 스토리지 전극 상에 BTBAS 소오 스가스와 NH3 반응가스를 반응시켜 Cl 성분이 없는 Si3N4막을 증착하는 단계; 상기 Si3N4막 상에 ALD 방법에 따라 HfO2막을 증착하여 Si3N4막과 HfO2막의 이중막 구조로 이루어진 유전체를 형성하는 단계; 및 상기 Si3N4막과 HfO2막의 이중막 유전체 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
상기 도프트 폴리실리콘으로 이루어진 스토리지 전극은 표면에 HSG(Hemi-Spherical Grain)가 형성될 수 있다.
본 발명의 방법은 상기 도포트 폴리실리콘으로 이루어진 스토리지 전극을 형성하는 단계 후, 그리고, Si3N4막을 증착하는 단계 전, 상기 도프트 폴리실리콘 재질의 스토리지 전극 표면에 발생된 자연산화막(SiO2)을 제거하기 위해 인-시튜 또는 익스-시튜 방식에 따라 HF 증기 또는 HF 용액을 이용한 세정을 수행하는 단계를 더 포함하며, 또한, 상기 HF를 이용한 세정 전후에 NH4OH 용액 또는 H2SO4 용액 등을 이용한 계면 세정을 진행한다.
상기 Cl 성분이 없는 Si3N4막은 550∼700℃의 온도와 0.1∼5torr 압력의 반응기내에 NH3 반응가스와 BTBAS 소오스가스의 유량비(NH3/BTBAS)를 1∼10으로 유지하여, 예컨데, 상기 NH3 반응가스와 BTBAS 소오스가스의 유량을 각각 100∼200cc 및 20∼100cc의 유량으로 주입하여 10∼20Å의 두께로 증착한다. 이때, 상기 BTBAS 소오스가스는 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 액상의 BTBAS 용액(SiH2[NH(C4H9)]2)을 166∼200℃ 온도범위에서 증발시켜 얻는다.
상기 HfO2막은 0.1∼10torr의 압력 범위의 감압 상태하에서 Hf 소오스가스 플로우 단계, 퍼지 단계, O3 반응가스 플로우 단계, 그리고, 퍼지 단계를 순차 진행하는 증착 싸이클을 소망하는 두께의 막이 얻어질 때까지 반복 수행하는 ALD 방법에 따라 비정질 상태로 30∼60Å의 두께로 증착한다. 이때, 상기 Hf 소오스가스는 아미드계 또는 알콕사이드계의 Hf 성분을 함유한 유기 금속 화합물 전구체를, 구체적으로 Hf[N(C2H5)(CH3)]4 용액 또는 Hf[OC(CH3)]4 용액을 기화시켜서 얻는다.
또한, 비정질 상태로 HfO2막을 증착한 후에는 상기 비정질 상태로 증착된 HfO2막의 결정화를 유도함과 아울러 HfO2막 내에 존재하는 탄소 불순물을 제거하여 유전성이 더욱 향상되도록 RTP에 따라 700∼900℃의 온도와 O2, N2, N2O 및 O2/N2로 구성된 그룹으로부터 선택되는 어느 하나의 분위기에서 30∼180초 동안 어닐링을 행하거나, 또는, O2, N2, N2O 및 O2/N2로 구성된 그룹으로부터 선택되는 어느 하나의 분위기의 전기로에서 600∼800℃의 온도로 10∼100분 동안 어닐링을 행한다.
상기 플레이트 전극은 도프트 폴리실리콘으로 형성하거나, 또는, TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나의 금속계 물질로 형성하며, 상기 금속계 물질로 플레이트 전극을 형성하는 경우에는 그 위에 완충막 또는 보호막으로서 폴리실리콘을 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 캐패시터의 등가산화막 두께를 낮추기 위해 유전체로서 기본적으로는 고유전율의 HfO2막을 채용하며, 또한, 상기 HfO2막의 채용시 문제가 되는 누설전류 특성을 양산 적용이 가능한 수준인 0.5fA/셀 수준으로 낮추고, 아울러, 항복전압 값도 7㎹/㎝ 이상으로 유지하기 위해서 스토리지 전극의 형성후 1차적으로 Si3N4막을 증착해준 다음, 상기 Si3N4막 상에 2차적으로 주 유전체인 HfO2막을 ALD(Atomic Layer Deposition) 방식으로 증착해준다. 즉, 본 발명은 Si3N4막 또는 HfO2막의 단일막 유전체 구조가 아닌 Si3N4막과 HfO2막의 이중막 유전체 구조로 캐패시터를 구성한다.
또한, 본 발명은 스토리지 전극 상에 Si3N4막 및 HfO2막을 차례로 증착한 다음, 600∼800℃의 온도에서 어닐링을 수행하여 상기 HfO2막의 결정화를 유도함과 아울러 막 내에 함유된 탄소 불순물을 제거해 줌으로써 유전성을 더욱 향상시켜준다.
게다가, 양질의 Si3N4막을 증착하기 위해서 본 발명은 실리콘 질화막 소오스가스로서 종래 사용해던 DCS 가스 대신에 누설전류의 원인이 되는 Cl 성분이 없는 액상의 SiH2[NH(C4H9)]2를 기화시킨 BTBAS[Bis(tertiary-butylamino-silane)] 가스를 사용한다.
이러한 BTBAS 가스는 종래의 DCS 가스 보다 낮은 550∼600℃ 온도 범위에서 NH3 가스와 화학기상반응을 하기 때문에 써멀 버짓(thermal budget)에 취약한 ULSI 집적 공정에 더욱 유리할 뿐만 아니라, DCS 가스를 사용해서 Si3N4막을 증착할 때 보다 더 우수한 증착 특성(film uniformity & oxidation resistance)을 얻을 수가 있다.
하기의 표 1 및 표 2는 각각 BTBAS의 특성 및 BTBAS 가스를 이용하여 증착한 Si3N4막의 특성을 각각 나타낸 것이다.
(표 1)
분자량(molecular weight) 174.3
끓는점(boiling point) 167℃ @760mmHg
비중(specific gravity) 0.816gm/ml
증기압(vapor pressure) 6.5torr@45℃
(표 2)
증착 방식 LPCVD
증착 온도 550∼700℃
Si/N 비율 0.70∼0.75
원자% 탄소 2.0∼4.0
원자% 수소 < 4.0
굴절률 1.9∼2.0
습식식각속도(증착@575℃,10:1 H2O:HF) 16Å/분
스트레스(1010 dynes/㎠) 1.4∼1.5
유전상수 7∼9
산화 저항력(80분, 1000℃,O2) 변화없슴
이와 같이 Si3N4막과 HfO2막의 이중막 구조로 유전체를 구성하는 경우, 우선, HfO2막이 고유전율을 갖음과 그로인해 Si3N4막과 HfO2막의 이중막 구조로 이루어진 유전체의 전체 등가산화막 두께를 낮출 수 있어서 Si3N4의 단일막 구조로 유전체를 구성하는 경우와 비교해서 충전용량을 크게 증가시킬 수 있으며, 또한, 유전체로서 HfO2의 단일막을 채용할 경우에는 누설전류가 증가하게 되지만, Si3N4막과 HfO2막의 이중막 구조로 유전체를 구성함에 따라 상기 HfO2막을 채용함에도 불구하고 누설전류 또한 감소시킬 수 있다.
결국, 본 발명은 Si3N4막 또는 HfO2막 각각의 단일막 구조가 아닌 Si3N4막과 HfO2막의 이중막 구조로 유전체를 구성함에 따라 소망하는 충전용량을 확보할 수 있음은 물론 누설전류 특성 또한 확보할 수 있다.
자세하게, 도 1a 내지 도 1c는 본 발명에 따른 캐패시터 형성 과정을 도시한 단면도이고, 도 2는 본 발명에 따른 유전체 형성시의 ALD 방법을 이용한 HfO2막 증착방법을 설명하기 위한 도면으로서, 이들을 설명하면 다음과 같다.
도 1a를 참조하면, 트랜지스터 및 비트라인을 포함한 소정의 하부 패턴들(도시안됨)이 형성된 반도체기판(1)의 전면 상에 상기 하부 패턴들을 덮도록 층간절연막(2)을 형성한다. 그런다음, 상기 층간절연막(2)을 식각하여 기판 접합영역 또는 랜딩플러그폴리를 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전막을 매립시켜 콘택플러그, 즉, 스토리지 노드 콘택(3)을 형성한다. 이어서, 상기 층간절연막(2) 상에 스토리지 노드 콘택(3)과 연결되게 도프트 폴리실리콘(doped poly-Si) 재질의 스토리지 전극(10)을 형성한다.
여기서, 상기 스토리지 전극(10)은 도시된 바와 같이 실린더 구조로 형성하였지만, 단순한 플레이트(plate) 구조는 물론 오목(concave) 구조로도 형성 가능하다. 또한, 상기 스토리지 전극(10)은 보다 더 큰 충전용량을 확보하기 위해 표면에 HSG(Hemi-Spherical Grain)를 형성할 수 있다. 한편, 상기 스토리지 전극(10)은 도프트 폴리실리콘 이외에 금속 물질로도 형성 가능하다.
도 1b를 참조하면, 스토리지 전극(10)을 포함한 층간절연막(2) 상에 LPCVD 매엽식 챔버 또는 회분식 전기로에서 액상의 SiH2[NH(C4H9)]2를 기화시켜 얻은 BTBAS 가스와 NH3 가스를 반응시키는 것에 의한 표면화학반응(surface chemical reation)을 통해서 Cl 성분이 없는(Chloride free) Si3N4막(12)을 증착한다. 자세하게, 상기 Cl 성분이 없는 Si3N4막(12)은 LMFC(Liquid Mass Flow Controller)와 같은 유량조절기를 통해 증발기(evaporizer) 또는 증발관(evaporation tube)으로 공급된 일정량의 BTBAS 용액을 166∼200℃ 온도범위에서 증발시켜 얻은 BTBAS 소오스가스와 NH3 반응가스를 550∼700℃의 온도와 0.1∼5torr의 압력(보다 구체적으로 0.2∼0.5 torr)의 반응기내에서 상기 NH3 반응가스와 BTBAS 소오스가스의 유량비(NH3/BTBAS)를 1∼10으로 유지하여 주입해서, 즉, NH3 반응가스은 100∼200cc의 유량으로, 그리고, BTBAS 소오스가스는 20∼100cc의 유량으로 주입해서 비교적 얇은 10∼20Å의 두께로 증착한다.
한편, 상기 Si3N4막(12)의 증착 전, 도프트 폴리실리콘 재질의 스토리지 전극(10) 표면에 발생된 자연산화막(SiO2)을 인-시튜(in-situ) 또는 익스-시튜(ex-situ) 방식에 따라 HF 증기 또는 HF 용액을 이용해서 제거해준다. 아울러, 상기 HF 표면 처리 전후에 계면을 세정하거나 균일성을 향상시킬 목적으로 NH4OH 용액 또는 H2SO4 용액 등을 이용하여 계면 세정을 진행한 다음, 상기 Si3N4막(12)을 증착해준다.
계속해서, 상기 Si3N4막(12) 상에 ALD 방법을 이용해서 비정질 상태로 HfO2막(14)을 30∼60Å 두께로 증착한다. 상기 ALD 방법을 이용한 HfO2막(14)의 증착은, 도 2에 도시된 바와 같이, "Hf 소오스가스 플로우 단계, 퍼지 단계, O3 반응가스 플로우 단계, 그리고, 퍼지 단계"를 순차 진행하는 증착 싸이클을 소망하는 두께의 막이 얻어질 때까지 반복 수행하는 방식으로 진행한다. 이때, 상기 Hf 소오스가스는 Hf[N(C2H5)(CH3)]4 용액과 같은 아미드계, 또는, Hf[OC(CH3)]4 용액과 같은 알콕사이드(Alkoxide)계의 Hf 성분을 함유한 유기 금속 화합물 전구체를 기화시켜 서 얻으며, 0.1∼10torr의 압력 범위의 감압 상태하에서 반응가스인 O3와 반응시킨다.
그 다음, 상기 기판 결과물에 대해 RTP(Rapid Thermal Process)에 따라 700∼900℃의 온도와 O2 분위기, 혹은, N2, N2O 및 O2/N2 중에서 선택되는 어느 하나의 분위기에서 30∼180초 동안 어닐링을 행하거나, 또는, 동일 가스 분위기의 전기로(furnace)에서 600∼800℃의 온도로 10∼100분 동안 어닐링을 행하여 비정질 상태로 증착된 HfO2막(14)의 결정화(crystallization)를 유도함과 아울러 HfO2막(14) 내에 존재하는 탄소 불순물을 제거하여 유전성이 더욱 향상되도록 만들고, 이를 통해, Si3N4막(12)과 HfO2막(14)의 이중막 구조로 이루어진 유전체(20)를 형성한다.
도 1c를 참조하면, Si3N4/HfO2 이중막 구조의 유전체(20) 상에 플레이트 전극(30)을 형성하고, 이 결과로서, 본 발명에 따른 캐패시터(40)를 완성한다. 이때, 상기 플레이트 전극(30)은 스토리지 전극(10)과 마찬가지로 도프트 폴리실리콘 재질로 형성하거나, 또는, CVD, ALD, PE-CVD 또는 RF 마그네틱 스퍼터링 방법을 이용해서 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 또는 Pt 등과 같은 금속계 물질로 형성한다. 특히, 상기 플레이트 전극(30) 물질로 금속계 물질을 이용하는 경우에는 후속 열공정에 의한 전단 응력의 발생을 방지함과 아울러 전기적 충격, 또는, 고온 고습 조건하에서 제품에 대한 내구성을 향상시키기 위한 일종의 완충막 또는 보호막으로서 폴리실리콘을 함께 적층하여 준다.
이상에서와 같이, 본 발명은 Si3N4/HfO2 이중막 구조로 유전체를 구성함으로 써, 상기 HfO2막이 고유전율을 갖는다는 점과 상기 Si3N4막에 의해 스토리지 전극의 산화로 인해 발생되는 저유전산화막의 발생을 방지할 수 있는 것을 통해 유전체의 등가산화막 두께를 30Å 이하로 낮출 수 있다는 점으로부터 상기 Si3N4의 단일막 구조로 유전체를 구성하는 경우와 비교해서 적어도 20% 이상 큰 충전용량을 얻을 수 있으며, 또한, HfO2막의 아래에 Si3N4막을 형성하는 점과 상기 HfO2막을 비정질 상태로 증착한 후에 결정화시키는 점으로부터 유전체로서 상기 HfO2막을 채용함에도 불구하고 누설전류 특성 또한 향상시킬 수 있다.
따라서, 본 발명은 Si3N4막 또는 HfO2막 각각의 단일막 구조가 아닌 Si3N4막과 HfO2막의 이중막 구조로 유전체를 구성함으로써, 소망하는 충전용량을 확보할 수 있음은 물론 누설전류 특성 또한 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (15)

  1. 스토리지 노드 콘택이 구비된 반도체 기판 상에 상기 스토리지 노드 콘택과 연결되게 도프트 폴리실리콘으로 이루어진 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상에 BTBAS 소오스가스와 NH3 반응가스를 반응시켜 Cl 성분이 없는 Si3N4막을 증착하는 단계;
    상기 Si3N4막 상에 ALD 방법에 따라 HfO2막을 증착하여 Si3N4막과 HfO2막의 이중막 구조로 이루어진 유전체를 형성하는 단계; 및
    상기 Si3N4막과 HfO2막의 이중막 유전체 상에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 도프트 폴리실리콘으로 이루어진 스토리지 전극은 표면에 HSG(Hemi-Spherical Grain)가 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 도포트 폴리실리콘으로 이루어진 스토리지 전극을 형성하는 단계 후, 그리고, Si3N4막을 증착하는 단계 전, 상기 도프트 폴리실리콘 재질의 스토리지 전극 표면에 발생된 자연산화막(SiO2)을 제거하기 위해 인-시튜 또는 익스-시튜 방식에 따라 HF 증기 또는 HF 용액을 이용한 세정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 3 항에 있어서, 상기 HF를 이용한 세정 전후에 NH4OH 용액 또는 H2SO4 용액 등을 이용한 계면 세정을 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서, 상기 Cl 성분이 없는 Si3N4막은 550∼700℃의 온도와 0.1∼5torr 압력의 반응기내에 NH3 반응가스와 BTBAS 소오스가스의 유량비(NH3/BTBAS)를 1∼10으로 유지하여 주입해서 10∼20Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 6 항에 있어서, 상기 NH3 반응가스와 BTBAS 소오스가스는 각각 100∼200cc 및 20∼100cc의 유량으로 주입하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 5 항에 있어서, 상기 BTBAS 소오스가스는 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 액상의 BTBAS 용액(SiH2[NH(C4H9)]2)을 166∼200℃ 온도범위에서 증발시켜 얻는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서, 상기 HfO2막은 30∼60Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 1 항에 있어서, 상기 HfO2막은 0.1∼10torr의 압력 범위의 감압 상태하에서 Hf 소오스가스 플로우 단계, 퍼지 단계, O3 반응가스 플로우 단계, 그리고, 퍼지 단계를 순차 진행하는 증착 싸이클을 소망하는 두께의 막이 얻어질 때까지 반복 수행하는 ALD 방법에 따라 비정질 상태로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 9 항에 있어서, 상기 Hf 소오스가스는 아미드계 또는 알콕사이드계의 Hf 성분을 함유한 유기 금속 화합물 전구체를 기화시켜 얻는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제 10 항에 있어서, 상기 Hf 소오스가스는 Hf[N(C2H5)(CH3)]4 용액 또는 Hf[OC(CH3)]4 용액을 기화시켜서 얻는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제 9 항에 있어서, 상기 비정질 상태로 HfO2막을 증착한 후, 상기 비정질 상태로 증착된 HfO2막의 결정화를 유도함과 아울러 HfO2막 내에 존재하는 탄소 불순물을 제거하여 유전성이 더욱 향상되도록 RTP에 따라 700∼900℃의 온도와 O2, N2, N2O 및 O2/N2로 구성된 그룹으로부터 선택되는 어느 하나의 분위기에서 30∼180초 동안 어닐링을 행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 9 항에 있어서, 상기 비정질 상태로 HfO2막을 증착한 후, 상기 비정질 상태로 증착된 HfO2막의 결정화를 유도함과 아울러 HfO2막 내에 존재하는 탄소 불순물을 제거하여 유전성이 더욱 향상되도록 O2, N2, N2O 및 O2/N2로 구성된 그룹으로부터 선택되는 어느 하나의 분위기의 전기로(furnace)에서 600∼800℃의 온도로 10∼100분 동안 어닐링을 행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제 1 항에 있어서, 상기 플레이트 전극은 도프트 폴리실리콘으로 형성하거나, 또는, TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2 및 Pt로 구성된 그룹으로부터 선택되는 어느 하나의 금속계 물질로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  15. 제 14 항에 있어서, 상기 플레이트 전극을 금속계 물질을 형성하는 경우, 그 위에 완충막 또는 보호막으로서 폴리실리콘을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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JPH11172439A (ja) * 1997-10-02 1999-06-29 Air Prod And Chem Inc ビス（ｔ−ブチルアミノ）シランからの窒化珪素の化学気相成長法
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