KR20050002027A - 이중 유전막을 구비하는 캐패시터 및 그 제조 방법 - Google Patents

이중 유전막을 구비하는 캐패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR20050002027A
KR20050002027A KR1020030043073A KR20030043073A KR20050002027A KR 20050002027 A KR20050002027 A KR 20050002027A KR 1020030043073 A KR1020030043073 A KR 1020030043073A KR 20030043073 A KR20030043073 A KR 20030043073A KR 20050002027 A KR20050002027 A KR 20050002027A
Authority
KR
South Korea
Prior art keywords
titanium oxide
capacitor
hafnium silicate
lower electrode
deposition
Prior art date
Application number
KR1020030043073A
Other languages
English (en)
Inventor
이기정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030043073A priority Critical patent/KR20050002027A/ko
Publication of KR20050002027A publication Critical patent/KR20050002027A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 등가산화막 두께를 30Å 이하로 낮추면서 누설전류 특성과 항복전계 특성을 0.5fF/cell 수준으로 낮출 수 있는 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 유전막은 항복전계 특성이 우수한 하프늄실리케이트(HfSiO)와 상대적으로 유전율이 40∼80 정도로 큰 티타늄옥사이드(TiO2)를 적층한 이중 유전막 구조를 채택하므로써, 등가산화막 두께를 30Å 이하로 낮추면서 누설전류 특성과 항복전계 특성을 0.5fF/cell 수준으로 낮출 수 있는 효과가 있다.

Description

이중 유전막을 구비하는 캐패시터 및 그 제조 방법{CAPACITOR WITH DOUBLE DIELECTRIC LAYER AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 이중 유전막 구조를 갖는 캐패시터 및 그 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그러나, 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레시 시간의 단축을 방지하기 위해서 25fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.
따라서, Si3N4유전막을 이용하고 있는 NO 캐패시터의 경우, 표면적이 큰 반구형 구조의 전극 표면을 갖는 3차원 형태의 전하저장전극을 채택하고 있으며, 그 높이도 점차 증가하고 있다. 그러나, Si3N4유전막을 채택한 캐패시터에서는 유전율이 낮은 Si3N4유전막을 이용하기 때문에 더이상 등가산화막두께(Tox)를 40Å 이하로 낮출 수가 없다.
한편, 최근에는 NO 캐패시터가 256M 이상의 차세대 DRAM 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있기 때문에 Ta2O5, Al2O3, HfO2등의 고유전상수를 갖는 유전막을 채택한 캐패시터의 개발이 본격적으로 이루어지고 있다.
도 1은 종래 기술에 따른 캐패시터의 구조를 도시한 도면으로서, 유전막으로 탄탈륨옥사이드(Ta2O5)를 채택한 캐패시터이다.
도 1에 도시된 바와 같이, 반구형 폴리실리콘층(HSG, 11a)이 형성된 하부전극(11), 하부전극(11) 위에 형성된 탄탈륨옥사이드(Ta2O5, 12), 탄탈륨옥사이드(12) 위에 형성된 상부전극(13)으로 구성된다
그러나, 탄탈륨옥사이드는 누설전류에 취약한 단점이 있고, 더욱이 탄탈륨옥사이드를 캐패시터에서는 제조 특성상 하부전극의 산화(탄탈륨옥사이드 증착 및 후속 열산화 처리 과정에서 발생하는 필연적 현상)로 인해 SiO2와 같은 저유전 산화막이 형성되기 때문에 사실상 등가산화막 두께를 30Å 이하로 낮출 수 없는 문제점을 갖고 있다.
이러한 등가산화막 두께 감소의 한계를 극복하기 위해 비교적 유전상수가 큰 하프늄옥사이드(HfO2)를 채택하는 캐패시터가 제안되었으나, 등가산화막 두께 30Å 이하에서 누설전류가 많이 발생하여 아직 256M 급 이상의 반도체 DRAM의 양산 제품에 적용되지 못하고 있는 실정이다. 또한, 하프늄옥사이드는 항복전압(Break down Voltage)이 낮아 반복적인 전기적 충격에 취약하기 때문에 캐패시터의 내구성이 저하되는 문제점을 갖고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 등가산화막 두께를 30Å 이하로 낮추면서 누설전류 특성과 항복전계 특성을 0.5fF/cell 수준으로 낮출 수 있는 캐패시터 및 그 제조 방법을 제공하는데 목적이 있다.
도 1은 종래 기술에 따른 캐패시터의 구조를 도시한 도면,
도 2는 본 발명의 실시예에 따른 캐패시터의 구조를 도시한 도면,
도 3은 도 2의 캐패시터를 제조하기 위한 공정 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 하부전극 22 : 하프늄실리케이트
23 : 티타늄옥사이드 24 : 상부전극
상기 목적을 달성하기 위한 본 발명의 캐패시터는 상기 하부전극 상의 하프늄실리케이트, 상기 하프늄실리케이트 상의 티타늄옥사이드, 및 상기 티타늄옥사이드 상의 상부전극을 포함하는 것을 특징으로 하고, 상기 하프늄실리케이트는 HfSiO이고, 상기 티타늄옥사이드는 TiO2인 것을 특징으로 한다.
그리고, 본 발명의 캐패시터의 제조 방법은 하부전극을 형성하는 단계, 상기 하부전극 상에 하프늄실리케이트를 형성하는 단계, 상기 하프늄실리케이트 상에 티타늄옥사이드를 형성하는 단계, 상기 티타늄옥사이드를 결정화시키는 어닐링 단계, 및 상기 결정화된 티타늄옥사이드 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 하프늄실리케이트와 티타늄옥사이드는 각각 원자층증착방식[ALD] 또는 펄스드 화학기상증착방식[PCVD]을 이용하여 증착하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 캐패시터의 구조를 나타낸 도면이다.
도 2에 도시된 바와 같이, 하부전극(21), 하부전극(21) 위에 형성된 하프늄실리케이트(HfSiO, 22), 하프늄실리케이트(22) 위에 형성된 티타늄옥사이드(TiO2, 23), 그리고 티타늄옥사이드(23) 위에 형성된 상부전극(24)으로 구성된다.
캐패시터를 구성하는 각 부분을 살펴 보면, 하부전극(21)과 상부전극(24)은 불순물이 도핑된 폴리실리콘막, TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2또는 Pt이다. 하부전극(21)는 콘케이브(concave) 또는 실린더(cylinder) 형태이고, 표면적 증대를 통한 충전용량값 증가를 위해 하부전극(21) 표면에 반구[HSG; Hemi Spherical Grain] 형태의 폴리실리콘층이 성장될 수 있다.
그리고, 이중 유전막 구조를 형성하는 티타늄옥사이드/하프늄실리케이트 적층 구조에서, 하부전극(21)과 직접 접하는 하프늄실리케이트(22)는 항복전계 특성이 우수한 유전막이고, 하프늄실리케이트(22)와 상부전극(24) 사이에 위치하여 실질적으로 캐패시터의 유전막 역할을 하는 티타늄옥사이드(23)는 유전율이 40∼80 정도로 매우 크다.
여기서, 하프늄실리케이트(22)는 티타늄옥사이드(23) 증착후 후속 열처리 공정시 산소가 하부전극(21)으로 확산하는 것을 방지하는 역할을 하여 계면에 누설전류의 원인이 되는 저유전산화막이 형성되는 것을 방지한다.
더욱이, 하프늄실리케이트(22)는 하프늄옥사이드(HfO2)에 비해 하부전극(21)과 계면반응이 낮고, 이와 같이 하프늄실리케이트(22)를 티타늄옥사이드(23)와 하부전극(21) 사이에 삽입하면 하부전극의 산화를 방지하기 위한 질화처리(Nitridation) 공정을 생략해도 된다. 그리고, 티타늄옥사이드(23)는 유전율이 탄탈륨옥사이드(ε=25)나 하프늄옥사이드(ε=20)에 비해 매우 크므로 등가산화막 두께를 30Å 이하로 낮출 수 있다.
도 3을 참조하여 도 2의 캐패시터의 제조 방법을 도시한 공정 흐름도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 캐패시터의 제조 방법은 하부전극 형성 과정(S1), 하프늄실리케이트 증착 과정(S2), 티타늄옥사이드 증착과정(S3), 건식어닐링을 통한 티타늄옥사이드 결정화 과정(S4), 상부전극 형성 과정(S5)으로 구성된다.
먼저, 하부전극 형성 과정(S1)은, 도우프드 폴리실리콘막 표면에 반구형 폴리실리콘막[HSG]을 형성시키는 과정으로, 반구형 폴리실리콘막[HSG]을 형성하므로써 캐패시터의 유효면적을 증대시킨다.
이와 같이, 하부전극(21)을 형성한 후에는 인시튜(In-situ) 또는 엑시튜(Ex-situ)에서 HF 증기(vapor) 또는 HF 용액(solution)을 이용하여 자연산화막을 제거하는 전세정(Pre-cleaning) 과정을 수행할 수 있다.
또한, HF를 이용한 전세정 과정 전/후에 하부전극(21) 표면상의 이물질을 세정하면서 화학적옥사이드(chemical oxide)를 균일하게 형성시킬 목적으로 과수(H2O2)가 포함된 NH4OH 용액 또는 H2SO4용액을 사용하여 하부전극(21) 표면을 추가 세정할 수도 있다.
한편, 하부전극(21)은 금속계 물질을 사용할 수 있는데, 예를 들어, TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2또는 Pt을 이용한다. 그리고, 하부전극(21)의 구조는 콘케이브(concave) 또는 실린더(cylinder) 형태이다.
다음으로, 하부전극(21) 표면 상에 하프늄실리케이트(22)를 증착하는 하프늄실리케이트 증착 과정(S2)을 수행한다.
하프늄실리케이트(22)는 원자층증착방식[ALD] 또는 펄스드 화학기상증착방식[PCVD; Pulsed Chemical Vapor Deposition]으로 하프늄 소스 가스와 실리콘 소스 가스를 박막 증착용 매엽식 챔버 또는 회분식 전기로 속으로 주입하여 물리화학적으로 단일층을 흡착시킨 후 반응가스를 주입해주는 사이클프로세스(cycle process)를 통해 증착한다. 예를 들어, 하프늄실리케이트(22) 증착시 온도는 250℃∼500℃이고, 압력은 0.1torr∼10torr이며, 하프늄 소스 가스는 액상의 TEMAHf[Hf{N(C3H8)}4]와 같은 유기 금속 화합물을 프리커서(precusor)로 이용하고, 실리콘 소스 가스는 액상의 BTBAS[SiH2{NH(C4H9)}2]와 같은 유기 금속 화합물을 프리커서로 이용하며, 반응가스는 O3를 이용한다. 이때, 하프늄 소스 가스는 TEMAHf를 40℃∼100℃의 온도를 유지하는 소스캐니스터(source canister) 속으로 운반자(carrier)인 비활성가스[Ar, He 또는 N2]를 100cc∼1000cc의 유량으로 흘려주면서 주입한 후 증기압을 이용하여 기화시키거나 버블링시켜서 얻는다. 그리고, 실리콘 소스 가스는 BTBAS를 LMFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급한 후 166℃∼200℃의 온도내에서 증발시켜서 얻거나, 증기압을 통해 기화 또는 버블링시켜서 얻는다. 위와 같은 일련의 공정 조건에 의해 증착되는 하프늄실리케이트(22)의 두께는 3Å∼30Å 정도가 되도록 사이클프로세스의 진행횟수를 제어한다.
다음으로, 하프늄실리케이트(22) 위에 티타늄옥사이드(23)를 증착하는 티타늄옥사이드 증착 과정(S3)을 진행한다. 티타늄옥사이드(23)는 원자층증착방식[ALD] 또는 펄스드 화학기상증착방식[PCVD; Pulsed Chemical Vapor Deposition]으로 티타늄 소스를 박막 증착용 매엽식 챔버 또는 회분식 전기로 속으로 주입하여 물리화학적으로 단일층을 흡착시킨 후 반응가스를 주입해주는 사이클프로세스를 통해 증착한다. 예를 들어, 티타늄옥사이드(23) 증착시, 온도는 250℃∼500℃이고, 압력은 0.1torr∼10torr이며, 티타늄 소스는 액상의 티타늄이소프로필레이트[Ti(I-OPr)4; Ti{OCH(CH3)2}4]를 이용하고, 반응가스는 O3를 이용하여 30Å∼100Å의 두께로 증착한다. 이때, 티타늄 소스는 액상의 티타늄이소프로필레이트를 LMFC와 같은 유량조절기를 통해 증발기 또는 증발관으로 운반하고, 일정량을 120℃∼200℃ 온도범위내에서 증발시켜서 얻거나, 티타늄소스캐니스터 내에서 증기압을 이용하여 기화 또는 버블링시켜서 얻는다. 티타늄소스캐니스터는 40℃∼100℃의 범위내에서 가열해준다.
위와 같이, 하프늄실리케이트(22)과 티타늄옥사이드(23)의 증착 공정이 완료된 후에 건식어닐링을 통한 티타늄옥사이드(23)의 결정화(crystallize) 과정(S4)을 진행한다.
이때, 티타늄옥사이드의 결정화 과정은 O2, N2, N2O 또는 O2/N2의 혼합가스 분위기의 건식법(dry)을 이용한다. 예를 들면, 급속열처리장치에서 600℃∼800℃ 온도로 30초∼180초동안 어닐링하거나, 전기로에서 600℃∼750℃ 온도로 10분∼100분동안 어닐링시킨다. 어닐링 공정을 실시하면 티타늄옥사이드(23)의 결정화외에 티타늄옥사이드(23) 내에 잔류하고 있는 불순물을 제거하는 효과도 동시에 얻을 수 있다.
다음으로, 티타늄옥사이드(23) 상에 상부전극(24)을 형성한다. 이때, 상부전극(24)은 도우프드 폴리실리콘막, TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2또는 Pt을 이용한다. 여기서, 상부전극(24)으로 금속계 물질을 사용하는 경우에는 후속 열공정에 의해 전단응력의 발생을 억제하거나 전기적 충격 또는 고온 고습조건하에서 제품에 대한 내구성을 향상시키기 위해 일종의 완충막 또는 보호막으로 폴리실리콘막 또는 실리콘질화막을 함께 적층할 수 있다. 이때, 폴리실리콘막 또는 실리콘질화막은 200Å∼500Å 두께이다.
전술한 실시예에 따른 캐패시터는, 실리콘질화막(Si3N4)을 유전막으로 채택한 NO 캐패시터보다는 100% 이상, 탄탈륨옥사이드(Ta2O5)를 유전막으로 채택한 캐패시터보다는 적어도 30% 이상의 큰 충전용량값을 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 항복전계 특성이 우수한 하프늄실리케이트 박막과 유전율이 큰 티타늄옥사이드 박막의 이중 유전막 구조를 채택하므로써 폴리실리콘막을 전극으로 이용하는 캐패시터의 등가산화막 두께를 20± 5Å 수준으로 제어할 수 있는 효과가 있다. 또한, 금속계 물질을 전극으로 이용하는 캐패시터의 등가산화막 두께를 10± 5Å 수준으로 제어할 수 있고, 누설전류 발생 수준은 메모리 셀 동작에 필요한 1fF/cell 수준 이하로 억제시킬 수 있는 효과가 있다.
그리고, 하부전극의 산화를 억제하기 위한 질화 공정을 생략할 수 있어 고온의 써멀버짓(Thermal budget) 공정에 특히 취약한 접합(junction)과 트랜지스터를 갖고 있는 ULSI 집적 공정에 적용할 수 있는 효과가 있다.

Claims (11)

  1. 하부전극;
    상기 하부전극 상의 하프늄실리케이트;
    상기 하프늄실리케이트 상의 티타늄옥사이드; 및
    상기 티타늄옥사이드 상의 상부전극
    을 포함하는 캐패시터.
  2. 제1항에 있어서,
    상기 하프늄실리케이트는 HfSiO이고, 상기 티타늄옥사이드는 TiO2인 것을 특징으로 하는 캐패시터.
  3. 제1항에 있어서,
    상기 하프늄실리케이트는 3Å∼30Å 두께인 것을 특징으로 하는 캐패시터.
  4. 제1항에 있어서,
    상기 티타늄옥사이드는 30Å∼100Å 두께인 것을 특징으로 하는 캐패시터.
  5. 하부전극을 형성하는 단계;
    상기 하부전극 상에 하프늄실리케이트를 형성하는 단계;
    상기 하프늄실리케이트 상에 티타늄옥사이드를 형성하는 단계;
    상기 티타늄옥사이드를 결정화시키는 어닐링 단계; 및
    상기 결정화된 티타늄옥사이드 상에 상부전극을 형성하는 단계
    을 포함하는 캐패시터의 제조 방법.
  6. 제5항에 있어서,
    상기 하프늄실리케이트는, 원자층증착방식[ALD] 또는 펄스드 화학기상증착방식[PCVD]을 이용하여 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제6항에 있어서,
    상기 하프늄실리케이트 증착시, 250℃∼500℃의 온도와 0.1torr∼10torr의 압력하에서 하프늄 소스 가스는 TEMAHf[Hf{N(C3H8)}4]를 이용하고, 실리콘 소스 가스는 BTBAS[SiH2{NH(C4H9)}2]를 이용하며, 반응가스는 O3를 이용하여 3Å∼30Å 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제5항에 있어서,
    상기 티타늄옥사이드는, 원자층증착방식[ALD] 또는 펄스드 화학기상증착방식[PCVD]을 이용하여 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제8항에 있어서,
    상기 티타늄옥사이드 증착시, 250℃∼500℃의 온도와 0.1torr∼10torr의 압력하에서 티타늄 소스는 [Ti(I-OPr)4; Ti{OCH(CH3)2}4]를 이용하고, 반응가스는 O3를 이용하여 30Å∼100Å 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제5항에 있어서,
    상기 티타늄옥사이드를 결정화시키는 어닐링 단계는,
    O2, N2, N2O 또는 O2/N2의 혼합가스 분위기의 건식법을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제10항에 있어서,
    상기 건식법을 이용한 어닐링은,
    급속열처리장치에서 600℃∼800℃ 온도로 30초∼180초동안 어닐링하거나, 전기로에서 600℃∼750℃ 온도로 10분∼100분동안 어닐링하는 것을 특징으로 하는 캐패시터의 제조 방법.
KR1020030043073A 2003-06-30 2003-06-30 이중 유전막을 구비하는 캐패시터 및 그 제조 방법 KR20050002027A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030043073A KR20050002027A (ko) 2003-06-30 2003-06-30 이중 유전막을 구비하는 캐패시터 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030043073A KR20050002027A (ko) 2003-06-30 2003-06-30 이중 유전막을 구비하는 캐패시터 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20050002027A true KR20050002027A (ko) 2005-01-07

Family

ID=37217592

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030043073A KR20050002027A (ko) 2003-06-30 2003-06-30 이중 유전막을 구비하는 캐패시터 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20050002027A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716652B1 (ko) * 2005-04-30 2007-05-09 주식회사 하이닉스반도체 나노컴포지트 유전막을 갖는 캐패시터 및 그의 제조 방법
US8105930B2 (en) 2007-08-07 2012-01-31 Samsung Electronics Co., Ltd. Method of forming dielectric including dysprosium and scandium by atomic layer deposition and integrated circuit device including the dielectric layer
CN112542543A (zh) * 2019-09-20 2021-03-23 云谷（固安）科技有限公司 一种电容器和显示面板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716652B1 (ko) * 2005-04-30 2007-05-09 주식회사 하이닉스반도체 나노컴포지트 유전막을 갖는 캐패시터 및 그의 제조 방법
US8105930B2 (en) 2007-08-07 2012-01-31 Samsung Electronics Co., Ltd. Method of forming dielectric including dysprosium and scandium by atomic layer deposition and integrated circuit device including the dielectric layer
CN112542543A (zh) * 2019-09-20 2021-03-23 云谷（固安）科技有限公司 一种电容器和显示面板
CN112542543B (zh) * 2019-09-20 2023-04-07 云谷（固安）科技有限公司 一种电容器和显示面板

Similar Documents

Publication Publication Date Title
KR100415538B1 (ko) 이중 유전막을 구비한 캐패시터 및 그 제조 방법
KR100519800B1 (ko) 란타늄 산화막의 제조방법 및 이를 이용한 모스 전계효과트랜지스터 및 캐패시터의 제조방법
KR100338110B1 (ko) 반도체 소자의 캐패시터 제조방법
JP4247421B2 (ja) 半導体装置のキャパシターの製造方法
KR20020094461A (ko) 반도체 소자의 캐패시터 제조방법
JP4035626B2 (ja) 半導体素子のキャパシタ製造方法
US6787414B2 (en) Capacitor for semiconductor memory device and method of manufacturing the same
US20060240679A1 (en) Method of manufacturing semiconductor device having reaction barrier layer
US6410400B1 (en) Method of manufacturing Ta2O5capacitor using Ta2O5thin film as dielectric layer
JP2001203339A (ja) 半導体素子のキャパシタ製造方法
KR100328454B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100431740B1 (ko) 고유전막을 구비한 반도체소자 및 그 제조 방법
JP2001057414A (ja) 半導体メモリ素子のキャパシタ及びその製造方法
KR100716642B1 (ko) 캐패시터의 유전막 및 그의 제조방법
US20070264770A1 (en) Capacitor forming method
KR100583155B1 (ko) 하프늄, 란탄늄 및 산소가 혼합된 유전막을 구비한캐패시터 및 그 제조 방법
KR100809336B1 (ko) 메모리 소자의 제조 방법
KR20050002027A (ko) 이중 유전막을 구비하는 캐패시터 및 그 제조 방법
KR20080029606A (ko) 박막 형성방법 및 이를 이용한 반도체 소자의 커패시터형성방법
US6316307B1 (en) Method of forming a capacitor for a semiconductor memory device
KR100882090B1 (ko) 반도체소자의 캐패시터 제조방법
JP2003168684A (ja) 半導体素子の誘電膜形成方法
KR100557961B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100656282B1 (ko) 캐패시터 제조 방법
KR100744666B1 (ko) 반도체 소자의 캐패시터 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20060424

Effective date: 20070126

S901 Examination by remand of revocation
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
S601 Decision to reject again after remand of revocation