KR20020050521A - 반도체 소자의 캐패시터 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 하부 전극과 유전층사이에 금속 실리사이드층을 개재시켜 실효 유전층의 두께를 감소시켜 축전 용량을 증가시키고 면저항을 감소시켜 반도체 소자의 특성을 개선시키는 반도체 소자 캐패시터 및 그의 제조 방법에 관한 것으로, 그 제조 방법은 반도체 기판상에 절연층을 형성하고 상기 절연층을 식각하고 전도성 물질을 충진하여 플러그를 형성하는 단계; 상기 플러그상에 반구형 표면을 가진 하부 전극을 형성하는 단계; 상기 하부 전극상에 금속 화합물층을 형성하는 단계; 상기 금속 화합물층상에 유전층을 형성하는 단계; 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 캐패시터의 하부 전극과 유전층사이에 금속 실리사이드층을 개재시켜 실효 유전층의 두께를 감소시켜 축전 용량을 증가시키고 면저항을 감소시켜 반도체 소자의 특성을 개선시키는 반도체 소자 캐패시터 및 그의 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서 셀 면적의 감소와 더불어 동작 전압의 저전압화로 인해 캐패시터는 투영 면적의 축소에도 불구하고 축전 용량이 충분하지 못할 경우 기억 소자의 소프트 에러가 발생하고 리프레쉬 시간이 짧아 지는 문제가 발생하게 된다.
따라서 캐패시터의 충분한 축전 용량을 확보하기 위해 반구형 다결정 실리콘층을 사용하여 유효 표면적을 증가시키는 방법이 현재 널리 사용되고 있다.
그러나 반구형 실리콘층을 사용하여 캐패시터를 제조하는 경우 유전층의 후속 열처리 공정에 의해 캐패시터의 하부 전극과 유전층사이에 계면 산화층이 성장하여 실효 유전층의 두께를 증가시켜 캐패시터의 축전 용량을 감소시킨다.
또한 실리콘층의 불순물 농도가 낮은 경우 공핍층으로 인해 면저항이 높아져 반도체 소자의 특성을 좋지 않게 한다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 제조 방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1c은 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정단면도이다.
도 1a와 같이, 반도체 기판(1)상에 게이트 절연층(도면에 도시되지 않음)을 형성하고, 게이트 절연층상에 다결정 실리콘층(2), 텅스텐 실리사이드층(3), 그리고 캡 산화층(4)을 순차 적층한다.
그리고 게이트 전극을 형성을 위해 다결정 실리콘층(2), 텅스텐 실리사이드층(3), 그리고 캡 산화층(4)을 순차 식각하여 게이트 전극 패턴(5)을 형성한다.
그리고 게이트 전극 패턴(5)을 감싸는 제 1 질화층(6)을 형성하고, 불순물 이온을 주입하여 불순물 확산 영역(7)을 형성한다.
계속해서 반도체 기판(1)과 제 1 질화층(6)상에 제 1 산화층(9)과 제 1 산화층(9)상에 제 2 질화층(10)을 형성하고, 불순물 확산 영역(7)과 대응되는 제 1 산화층(9) 및 제 1 질화층(10)을 제거하여 제 1 콘택홀(11)을 형성하고, 다결정 실리콘을 충진하여 다결정 실리콘 플러그(12)을 형성한다.
이어서 제 1 질화층(10)상에 제 2 산화층(도면에 도시되지 않음)을 형성하고 다결정 실리콘 플러그와 대응되는 영역의 제 2 산화층을 제거하여 제 2 콘택홀(13)을 형성한 후, 제 2 콘택홀(13)을 포함함 제 2 산화층상에 비정질 실리콘층(14)을 형성하고, 제 2 콘택홀(13)에 대응하는 비정질 실리콘층(14)상에 제 3 산화층(도면에 도시되지 않음)을 형성한 후 에치백(etch back) 또는 CMP(chemical mechanical polishing)방법으로 비정질 실리콘층(14)을 식각하고, 제 3 산화층을 제거한다.
도 1b와 같이, 비정질 실리콘층(14)상에 반구형 다결정 실리콘층(15)을 형성한다. 반구형 다결정 실리콘층(15)을 형성하는 방법은 500 ~ 600℃의 온도와 10-7~ 10-8torr 정도의 압력으로 진공 열처리 챔버(vacuum anneal chamber)에서 SiH4또는 Si2H6가스를 이용하여 증착하면, 분해된 실리콘이 핵생성 사이트로 작용하고 이 후 열처리를 통하여 실리콘 입자들이 핵생성 사이트로 이동해 가서 반구형의 다결정 실리콘층을 만들고, 자연 산화층의 형성을 억제하기 위해 NH3가스로 열처리하여 열질화층(thermal nitride film)을 형성한다.
도 1c와 같이, 반구형 다결정 실리콘층(15)을 포함한 제 2 질화층(10)상에 Ta2O5또는 BST로 유전층(16)을 형성하고, 유전층(16)의 막 특성을 개선하기 위해 후속 열처리 공정을 수행한다.
그리고 유전층(16)상에 상부 전극(17)을 형성한다.상부 전극(17)은 CVD 또는 스퍼터링 방법에 의한 TiN층, CVD 방법에 의한 TiN/W층, CVD 방법에 의한 TiN/도핑 다결정 실리콘층을 사용한다.
이와 같은 종래 기술의 반도체 소자의 캐패시터는 다음과 같은 문제점이 있다.
캐패시터 구조를 형성하는 실리콘층의 산화를 방지하기 위하여 열질화층과 유전층으로 Ta2O5또는 BST을 사용하는 데 막 특성을 개선하기 위하여 후속 열처리 공정을 수행한다.
그러나 이러한 후속 열처리 공정에서 캐패시터의 하부 전극과 유전층사이에 계면 산화층이 성장하게 되며 이러한 열질화층과 계면 산화층의 존재는 실효 유전층의 두께를 증가시켜 캐패시터의 축전 용량을 감소시키는 문제가 있다.
또한 캐패시터의 하부 전극으로 사용하는 실리콘층의 인의 농도가 낮은 경우 캐패시터 하부 전극에서 공핍층이 발생하여 캐패시터의 축전 용량을 감소시키고, 면저항이 높아져 반도체 소자의 특성을 좋지 않게 한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터 및 그의 제조 방법의 문제을 해결하기 위한 것으로, 캐패시터의 하부 전극과 유전층사이에 금속 실리사이드층을 개재시켜 실효 유전층의 두께를 감소시켜 축전 용량을 증가시키고 면저항을 감소시켜 반도체 소자의 특성을 개선시키는 반도체 소자 캐패시터 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a내지 도 1c는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도 2a내지 도 2d는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
51 : 반도체 기판 52 : 다결정 실리콘층
53 : 텅스텐 실리사이드층 54 : 제 1 절연층
55 : 게이트 전극 패턴 56 : 제 1 질화층
57 : 불순물 확산 영역 59 : 제 1 산화층
60 : 제 2 질화층 61 : 제 1 콘택홀
62 : 다결정 실리콘 플러그 63 : 제 2 콘택홀
64 : 비정질 실리콘층 65 : 반구형 다결정 실리콘층
66 : 금속층 67 : 금속 실리사이드층
68 : 유전층 69 : 상부 전극
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판상의 플러그가 형성된 절연층; 상기 플러그상에 형성된 반구형 표면을 가진 하부 전극; 상기 하부 전극상의 금속 화합물층; 상기 금속 화합물층상의 유전층; 상기 유전층상의 상부 전극을 포함하여 구성되는 것을 특징으로 한다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 절연층을 형성하고 상기 절연층을 식각하고 전도성 물질을 충진하여 플러그를 형성하는 단계; 상기 플러그상에 반구형 표면을 가진 하부 전극을 형성하는 단계; 상기 하부 전극상에 금속 화합물층을 형성하는 단계; 상기금속 화합물층상에 유전층을 형성하는 단계; 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어 지는 것을 특징으로 한다.
이하 첨부된 도면을 참도하여 본 발명에 따른 반도체 소자의 캐패시터 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2d는 본 발명의 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.
도 2a와 같이, 반도체 기판(51)상에 게이트 절연층(도면에 도시되지 않음)을 형성하고, 게이트 절연층상에 다결정 실리콘층(52), 텅스텐 실리사이드층(53), 그리고 캡 산화층(54)을 순차 적층한 후 게이트 전극을 형성을 위해 다결정 실리콘층(52), 텅스텐 실리사이드층(53), 그리고 캡 산화층(54)을 순차 식각하여 게이트 전극 패턴(55)을 형성한다.
그리고 게이트 전극 패턴(55)을 감싸는 제 1 질화층(56)을 형성하고, 불순물 이온을 주입하여 불순물 확산 영역(57)을 형성한다.
계속해서 반도체 기판(51)과 제 1 질화층(56)상에 제 1 산화층(59)과 제 1 산화층(59)상에 제 2 질화층(60)을 형성하고, 불순물 확산 영역(57)과 대응되는 제 1 산화층(59) 및 제 1 질화층(60)을 제거하여 제 1 콘택홀(61)을 형성하고, 다결정 실리콘을 충진하여 다결정 실리콘 플러그(62)을 형성한다.
이어서 제 1 질화층(60)상에 제 2 산화층(도면에 도시되지 않음)을 형성하고 다결정 실리콘 플러그와 대응되는 영역의 제 2 산화층을 제거하여 제 2 콘택홀(63)을 형성한다.
그리고 제 2 콘택홀(63)을 포함함 제 2 산화층상에 비정질 실리콘층(64)을 형성하고, 제 2 콘택홀(63)에 대응하는 비정질 실리콘층(64)상에 제 3 산화층(도면에 도시되지 않음)을 형성한 후 에치백(etch back) 또는 CMP(chemical mechanical polishing)방법으로 비정질 실리콘층(64)을 식각하고, 제 3 산화층을 제거한다.
도 2b와 같이, 비정질 실리콘층(64)상에 반구형 다결정 실리콘층(65)을 형성한다. 반구형 다결정 실리콘층(65)을 형성하는 방법은 500 ~ 600℃의 온도와 10-7~ 10-8torr 정도의 압력으로 진공 열처리 챔버(vacuum anneal chamber)에서 SiH4또는 Si2H6가스를 이용하여 증착하면, 분해된 실리콘이 핵생성 사이트로 작용하고 이 후 열처리를 통하여 실리콘 입자들이 핵생성 사이트로 이동해 가서 반구형의 다결정 실리콘층을 만들고, 고온 열처리가 가능한 LPCVD(lower pressure chemical vapor deposition) 챔버에서 PH3가스를 흘려 도핑되지 않은 비정질 실리콘층(64)을 인으로 도핑시킨다.
도 2c와 같이, 반구형 다결정 실리콘층(65)을 포함한 제 2 질화층(60)상에 금속층(66)을 형성하고 열처리 공정을 진행하여 반구형 다결정 실리콘층(65)상에 금속 실리사이드층(67)을 형성한다.
여기서 금속층(66)은 Ti, Ta, Co, Pt, Ni, Hf, 그리고 Mo 중 하나를 선택하여 사용하고, 금속층(66)을 형성하는 방법은 CVD 방법 또는 스퍼터링 방법을 사용한다.
그리고 열처리 후에 반응하지 않은 제 2 질화층(60)상의 금속층(66)을 제거한다.
도 2d와 같이, 금속 실리사이드층(67)상에 Ta2O5또는 BST로 유전층(68)을 형성하고, 유전층(68)의 막 특성을 개선하기 위해 후속 열처리 공정을 수행한다.
그리고 유전층(68)상에 상부 전극(69)을 형성한다. 상부 전극(69)은 CVD 또는 스퍼터링 방법에 의한 TiN층, CVD 방법에 의한 TiN/W층, CVD 방법에 의한 TiN/도핑 다결정 실리콘층을 사용한다.
이와 같은 본 발명에 따른 반도체 소자의 캐패시터 및 그의 제조 방법은 다음과 같은 효과가 있다.
캐패시터 하부 전극을 반구형 실리콘층상에 금속 실리사이드층을 형성하여 실효 유전층의 두께를 실제 형성된 유전층의 두께 이상으로 증가하는 것을 방지하고 금속 실리사이드층의 공핍층을 줄일 수 있어 캐패시터의 축전 용량을 증가시키는 것은 물론 면저항을 감소시켜 반도체 소자의 특성을 개선시킬 수 있다.
또한 실리콘층으로 형성되는 캐패시터의 하부 전극에서 사용되는 공정을 그대로 적용할 수 있어, 금속 하부 전극을 적용할 때 극히 어려운 반구형 표면을 얻을 수 있어 면적 증대 측면에서 탁월한 효과가 있다.
Claims (4)
- 반도체 기판상의 플러그가 형성된 절연층;상기 플러그상에 형성된 반구형 표면을 가진 하부 전극;상기 하부 전극상의 금속 화합물층;상기 금속 화합물층상의 유전층;상기 유전층상의 상부 전극을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1 항에 있어서, 상기 금속 화합물은 Ti, Ta, Co, Pt, Ni, Hf, 그리고 Mo 중 하나와 실리콘이 반응하여 형성된 금속 실리사이드층인 것을 특징으로 하는 반도체 소자의 캐패시터.
- 반도체 기판상에 절연층을 형성하고 상기 절연층을 식각하고 전도성 물질을 충진하여 플러그를 형성하는 단계;상기 플러그상에 반구형 표면을 가진 하부 전극을 형성하는 단계;상기 하부 전극상에 금속 화합물층을 형성하는 단계;상기 금속 화합물층상에 유전층을 형성하는 단계;상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어 지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서, 상기 금속 화합물은 Ti, Ta, Co, Pt, Ni, Hf, 그리고 Mo 중 하나와 실리콘이 반응하여 형성된 금속 실리사이드층인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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Cited By (2)
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| KR100622756B1 (ko) * | 2002-12-30 | 2006-09-13 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100911102B1 (ko) * | 2002-12-26 | 2009-08-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 제조 방법 |
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