KR100911102B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
Description
Claims (9)
- (a) 반도체 구조물층이 형성된 반도체 기판을 제공하는 단계;(b) 전체 구조 상부에 층간 절연막을 순차적으로 증착하는 단계;(c) 식각공정을 실시하여 상기 층간 절연막 내에 적어도 2개의 스토리지 노드 콘택홀을 형성하여 상기 반도체 구조물층의 스토리지 노드 콘택을 노출시키는 단계; 및(d) 상기 스토리지 노드 콘택홀의 내부면을 따라 하부전극, 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서,상기 (a) 단계와 상기 (b) 단계 사이에, 전체 구조 상부에 비트라인 콘택 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서,상기 (b) 단계와 상기 (c) 단계 사이에, 상기 층간 절연막 상부에 200 내지 400Å의 두께로 질화막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 캐패시 터 제조방법.
- 제 1 항에 있어서,상기 층간 절연막은 BPSG막, SOG막, USG막 및 PSG막 중 어느 하나의 물질을 이용하여 형성하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서,상기 스토리지 노드 콘택홀의 크기는 적어도 상기 하부전극, 상기 유전체막 및 상기 상부전극의 두께를 합한 총 두께의 두배가 되도록 형성하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극 및 상부전극은 도프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 6 항에 있어서,상기 도프트 폴리실리콘막은 LPCVD 방식으로 형성하되, 상기 LPCVD 방식은 SiH4 또는 Si2H6와 PH3 가스를 이용하여 500 내지 550℃의 온도범위 내에서 실시하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극은 200 내지 800Å의 두께로 증착하는 것을 특징으로 하는 캐패시터 제조방법.
- 제 1 항에 있어서, 상기 (d) 단계에서 상기 하부전극 형성은,상기 스토리지 노드 콘택홀의 내부면을 따라 도프트 폴리실리콘막을 증착하는 단계;상기 스토리지 노드 콘택홀 내로 침투하지 않도록 전체 구조 상부에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적을 실시하여 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 상기 도프트 폴리실리콘막을 패터닝하는 단계;상기 포토레지스트 패턴을 에숴 장비 또는 황산 수용액을 이용하여 제거하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.
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JP2002043541A (ja) | 2000-07-06 | 2002-02-08 | Hynix Semiconductor Inc | キャパシタを備えた半導体素子及びその製造方法 |
KR20020050521A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체 소자의 캐패시터 및 그의 제조 방법 |
KR20020050916A (ko) * | 2000-12-22 | 2002-06-28 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
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2002
- 2002-12-26 KR KR1020020084282A patent/KR100911102B1/ko active IP Right Grant
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