KR20020050916A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 플러그을 형성하지 않고 바로 패드와 연결되는 캐패시터의 하부 전극을 형성함으로써 공정 마진 확보 및 공정을 단순화하는 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 반도체 기판상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층상에 제 2 절연층과 상기 제 2 절연층상에 제 3 절연층을 형성하는 단계; 캐패시터 영역의 상기 제 2 절연층 및 제 3 절연층을 식각하여 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 포함한 상기 제 3 절연층상에 제 1 전도층을 형성하는 단계; 상기 제 1 콘택홀 내부와 대응되는 상기 제 1 절연층 및 상기 제 1 전도층을 식각하여 제 2 콘택홀을 형성하는 단계; 상기 제 1 전도층 및 제 2 콘택홀상에 제 2 전도층을 형성하는 단계; 상기 제 1 및 제 2 전도층을 식각하여 상기 제 1 및 제 2 콘택홀 내부에 상기 제 1 및 제 2 전도층을 잔류시켜 캐패시터의 하부 전극을 형성하는 단계; 상기 캐패시터 하부 전극상에 유전층과 상기 유전층상에 캐패시터 상부 전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 패드와 캐패시터의 하부 전극을 연결시키는 전도성 플러그을 형성하지 않고 바로 캐패시터 하부 전극 형성 공간을 마련한 후 패드와 연결되는 캐패시터의 하부 전극을 형성함으로써 공정 마진 확보 및 공정을 단순화하는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자가 셀 사이즈가 줄어들고 캐패시터의 면적이 축소되면서 최소의 면적에서 필요한 정전 용량을 확보하기 위하여 캐패시터 하부 전극의 높이를 높이는 방법을 사용하였다.
캐패시터 하부 전극의 높이를 높게 형성하는 공정의 어려움, 즉 두꺼운 절연층을 식각하여 캐패시터 하부 전극의 형성 공간을 마련하기가 쉽지 않아 중간에 전도성 물질로 이루어진 플러그를 사용하는 방법을 사용하였지만 공정이 복잡하여 지고 제조 기간이 길어져 원가가 상승하는 문제점이 있었다
이와 같은 문제점을 해결하기 위해 제시되고 있는 것이 전도성 물질의 플러그를 형성하기 위한 콘택을 사용하지 않고 캐패시터 형성 공간을 마련한 후 캐패시터 패드와 연결되는 입구가 경사 식각된 콘택을 형성하고 전도성 물질을 적층하여 캐패시터의 하부 전극을 형성하는 방법이다.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.
도 1a와 같이, 반도체 기판(1)상에 게이트 전극(2)을 형성하고, 게이트 전극(2)을 포함한 반도체 기판(1)상에 제 1 절연층(3)을 형성하고 제 1 절연층(3)을 식각하고, 전도성 물질을 충진하여 캐패시터의 패드(4)와 비트라인 패드(5)을 형성한다.
그리고 비트라인 패드(5)와 연결되도록 제 1 절연층(3)상에 비트라인(6)을 형성하고 비트라인(6)을 포함한 제 1 절연층(3)상에 제 2 절연층(7)을 형성한다.
이어서 캐패시터 패드(4)와 대응되는 제 2 절연층(7)를 식각하여 콘택홀을 형성하고 다결정 실리콘을 충진하여 캐패시터 패드(4)과 연결되는 다결정 실리콘 플러그(8)을 형성한다.
그 후에 제 2 절연층(7)상에 제 3 절연층(8)으로 질화층을 형성하고 제 3 절연층(8)상에 제 4 절연층(9)으로 산화층을 형성하고 다결정 실리콘 플러그(8)와 대응되는 제 2 절연층(7)의 일부와 제 3 절연층(8) 및 제 4 절연층(9)를 식각하여 캐패시터의 하부 전극이 형성되는 홀을 형성한다.
캐패시터의 하부 전극이 형성되는 홀을 포함한 제 4 절연층(9)상에 캐패시터의 하부 전극 물질로 사용되는 다결정 실리콘층(10)를 형성하고 캐패시터의 하부 전극이 형성되는 홀과 대응되는 다결정 실리콘층(10)상에 제 5 절연층(11)으로 산화층을 형성한 후 제 5 절연층(11)를 마스크로 하여 다결정 실리콘층(10)을 식각하여 캐패시터 하부 전극이 형성되는 홀 내부에 다결정 실리콘층(10)을 잔류시킨다.
도 1b와 같이, 제 5 절연층(11)과 제 4 절연층(9)을 식각하여 다결정 실리콘층(10)으로 형성된 캐패시터 하부 전극을 노출시키고 다결정 실리콘층(10)상에 유전층(도면에 도시되지 않음)과 유전층상에 캐패시터 상부전극(도면에 도시되지 않음)를 형성한다.
이와 같은 종래 기술의 반도체 소자의 캐패시터의 제조 방법은 다음과 같은 문제가 있다.
캐패시터 하부 전극의 높이를 높게 형성하는 공정의 어려움 때문에 다결정 실리콘 플러그를 채용하였지만 공정이 복잡하여 지고 제조 기간이 길어져 원가가 상승한다.
또한 다결정 실리콘 플러그를 형성할 때 미세 감광층 패턴을 형성하기 어렵고, 층간 오버레이 마진(overlay margin)부족으로 캐패시터의 하부 전극이 형성되는 공간을 마련하기 위해 절연층을 식각할 때 다결정 실리콘 플러그가 침식당하여 캐패시터의 하부 전극과 다결정 실리콘 플러그사이의 전기적 연결에 불량이 발생하거나 또는 인접한 비트라인과 전기적 단락을 유발할 수 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터 제조 방법의 문제을 해결하기 위한 것으로, 캐패시터 하부 전극을 형성할 때 전도성 물질의 플러그를 플러그를 형성하기 위한 콘택을 사용하지 않고 캐패시터 형성 공간을 마련한 후 캐패시터 패드와 연결되는 입구가 경사 식각된 콘택을 형성하고, 전도성 물질을 적층하여 캐패시터의 하부 전극을 형성하여 공정을 단순화하고 제조 기간을 단축시켜 원가를 절감하는 반도체 소자의 캐패시터의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a와 도 1b는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도 2a내지 도 2c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 전극
23 : 제 1 절연층 24 : 캐패시터 패드
25 : 비트라인 패드 26 : 비트라인
27 : 제 2 절연층 28 : 제 3 절연층
29 : 제 4 절연층 30 : 제 1 다결정 실리콘층
31 : 감광층 패턴 32 : 콘택홀
33 : 제 2 다결정 실리콘층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층상에 제 2 절연층과 상기 제 2 절연층상에 제 3 절연층을 형성하는 단계; 캐패시터 영역의 상기 제 2 절연층 및 제 3 절연층을 식각하여 제 1 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 포함한 상기 제 3 절연층상에 제 1 전도층을 형성하는 단계; 상기 제 1 콘택홀 내부와 대응되는 상기 제 1 절연층 및 상기 제 1 전도층을 식각하여 제 2 콘택홀을 형성하는 단계; 상기 제 1 전도층 및 제 2 콘택홀상에 제 2 전도층을 형성하는 단계; 상기 제 1 및 제 2 전도층을 식각하여 상기 제 1 및 제 2 콘택홀 내부에 상기 제 1 및 제 2 전도층을 잔류시켜 캐패시터의 하부전극을 형성하는 단계; 상기 캐패시터 하부전극상에 유전층과 상기 유전층상에 캐패시터 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 캐패시터의 제조 방법을 상세히 설명하면 다음과 같다.
도 2a내지 도 2c는 본 발명 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.
도 2a와 같이, 반도체 기판(21)상에 게이트 전극(22)을 형성하고, 게이트 전극(22)을 포함한 반도체 기판(21)상에 제 1 절연층(23)으로 산화층을 형성하고 제 1 절연층(23)을 식각하고 전도성 물질을 충진하여 캐패시터의 패드(24)와 비트라인 패드(25)을 형성한다.
그리고 비트라인 패드(25)와 연결되도록 제 1 절연층(23)상에 비트라인(26)을 형성하고 비트라인(26)을 포함한 제 1 절연층(23)상에 제 2 절연층(27)으로 산화층을 형성하고 제 2 절연층(27)상에 제 3 절연층(28)으로 질화층을 형성하고 제 3 절연층(28)상에 제 4 절연층(29)으로 산화층을 형성한다.
캐패시터 패드(24)와 대응되는 제 2 절연층(27)의 일부와 제 3 절연층(28) 및 제 4 절연층(29)를 식각하여 캐패시터의 하부전극이 형성되는 홀을 형성하고 캐패시터의 하부전극이 형성되는 홀을 포함한 제 4 절연층(29)상에 캐패시터의 하부 전극 물질로 사용되는 제 1 다결정 실리콘층(30)를 형성한다.
도 2b와 같이, 제 1 다결정 실리콘층(30)상에 감광층을 도포하고 캐패시터 패드와 대응되는 영역을 노광및 현상하여 감광층 패턴(31)을 형성하고 감광층 패턴(31)을 마스크로 하여 캐패시터 패드(24)가 노출될 때까지 제 1 절연층(21)의 일부, 제 2 절연층(27) 그리고 제 3 절연층(28)을 식각하여 콘택홀(32)을 형성한다.
여기서 콘택홀(32)의 입구는 경사식각한다.
도 2c와 같이, 콘택홀(32) 및 제 1 다결정 실리콘층(30)상에 캐패시터의 하부 전극 물질로 사용되는 제 2 다결정 실리콘층(33)을 형성하여 캐패시터 패드(24)와 제 1 다결정 실리콘층(30)을 연결시키고 캐패시터의 하부전극이 형성되는 홀과 대응되는 제 2 다결정 실리콘층(33)상에 제 4 절연층(도면에 도시되지 않음)으로 산화층을 형성한 후 제 4 절연층을 마스크로 하여 제 1 및 제 2 다결정 실리콘층(30,33)을 식각하여 캐패시터 하부 전극이 형성되는 홀 내부에 제 1 및 제2 다결정 실리콘층(30,33)을 잔류시킨다.
그리고 제 4 절연층과 제 3 절연층(29)을 식각하여 제 1 및 제 2 다결정 실리콘층(30,33)으로 형성된 캐패시터 하부 전극을 노출시키고 제 1 및 제 2 다결정 실리콘층(30,33)상에 유전층(도면에 도시되지 않음)과 유전층상에 캐패시터 상부전극(도면에 도시되지 않음)를 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 다음과 같은 효과가 있다.
캐패시터 하부 전극을 형성할 때 전도성 물질의 플러그를 형성하기 위한 콘택을 사용하지 않고 캐패시터 형성 공간을 마련한 후 캐패시터 패드와 연결되는 입구가 경사 식각된 콘택을 형성하고 전도성 물질을 적층하여 캐패시터의 하부 전극을 형성하여 공정을 단순화하고 제조 기간을 단축시켜 원가를 절감할 수 있다.
또한 다결정 실리콘 플러그를 형성하지 않기 때문에 캐패시터 하부 전극이 형성되는 공간을 마련하기 위해 절연층을 식각할 때 다결정 실리콘 플러그가 침식당하여 캐패시터의 하부 전극과 다결정 실리콘 플러그사이의 전기적 연결에 불량이 발생할 위험이 없다.
Claims (4)
- 반도체 기판상에 게이트 전극을 형성하고, 상기 게이트 전극을 포함한 상기 반도체 기판상에 제 1 절연층을 형성하는 단계;상기 제 1 절연층을 식각하고 전도성 물질을 충진하여 캐패시터 패드와 비트라인 패드을 형성하는 단계;상기 제 1 절연층상에 비트라인을 형성하고 상기 비트라인을 포함한 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계;상기 제 2 절연층상에 제 3 절연층과 상기 제 3 절연층상에 제 4 절연층을 형성하는 단계;상기 캐패시터 패드와 대응되는 상기 제 2 절연층의 일부와 상기 제 3 절연층 및 상기 제 4 절연층을 식각하여 캐패시터의 하부 전극이 형성되는 홀을 형성하는 단계;상기 캐패시터의 하부전극이 형성되는 홀을 포함한 상기 제 4 절연층상에 제 1 전도층을 형성하는 단계;상기 캐패시터 패드와 대응되는 영역의 상기 제 1 절연층의 일부, 상기 제 2 절연층 그리고 상기 제 3 절연층을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀 및 상기 제 1 전도층상에 제 2 전도층을 형성하고 상기 제 1 및 제 2 전도층을 식각하여 상기 캐패시터 하부 전극이 형성되는 홀 내부에 제 1 및 제 2 전도층을 잔류시켜 캐패시터 하부전극을 형성하는 단계;상기 제 3 절연층을 식각하고 상기 캐패시터 하부전극상에 유전층과 상기 유전층상에 캐패시터 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 반도체 기판상에 제 1 절연층을 형성하는 단계;상기 제 1 절연층상에 제 2 절연층과 상기 제 2 절연층상에 제 3 절연층을 형성하는 단계;캐패시터 영역의 상기 제 2 절연층 및 제 3 절연층을 식각하여 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀을 포함한 상기 제 3 절연층상에 제 1 전도층을 형성하는 단계;상기 제 1 콘택홀 내부와 대응되는 상기 제 1 절연층 및 상기 제 1 전도층을 식각하여 제 2 콘택홀을 형성하는 단계;상기 제 1 전도층 및 제 2 콘택홀상에 제 2 전도층을 형성하는 단계;상기 제 1 및 제 2 전도층을 식각하여 상기 제 1 및 제 2 콘택홀 내부에 상기 제 1 및 제 2 전도층을 잔류시켜 캐패시터의 하부전극을 형성하는 단계;상기 캐패시터 하부전극상에 유전층과 상기 유전층상에 캐패시터 상부전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 콘택홀의 입구를 경사 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 콘택홀은 상기 제 2 콘택홀 보다 큰 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법
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| KR100911102B1 (ko) * | 2002-12-26 | 2009-08-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 제조 방법 |
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2000
- 2000-12-22 KR KR1020000080220A patent/KR20020050916A/ko not_active Application Discontinuation
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| KR100911102B1 (ko) * | 2002-12-26 | 2009-08-06 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 제조 방법 |
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