KR100326808B1 - 반도체소자의캐패시터형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 저장전극 마스크를 이용한 식각공정과 도전체, 유전체의 증착공정을 이용하여 콘택홀을 형성하지 않고 반도체기판에 접속되는 제1도전층을 형성하고 상기 제1도전층의 일측에 접속되는 제2도전층으로 형성되는 캐패시터를 형성하는 동시에 표면적을 증가시킴으로써 고집적화에 충분한 정전용량을 확보하여 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 도전층과 도전층을 연결하는 콘택공정없이 마스크만을 이용하여 표면적이 증가된 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
디램이 고집적화가 되어감에 따라 셀의 면적은 급격하게 축소되고, 셀 면적의 축소에도 불구하고 소자동작에 필요한 셀당 일정용량 이상의 캐패시터 용량을 확보해야 하는 필요성이 발생된다.
이들 어려움을 해결하기 위하여 개발된 여러가지 3차원의 캐패시터 가운데 핀형 ( fin ) 구조는 그 제조공정이 비교적 단순하여 널리 이용되어 왔다. 그러나, 셀 면적 축소에 따른 일정한 캐패시터 용량의 확보를 위하여 핀의 수를 늘려야 한다. 이때, 상기 핀과 핀은 콘택홀을 도전체로 매립하여 콘택시킨다. 그러나, 반도체소자가 고집적화됨에따라 디자인룰이 최소화되어 현재의 기술로는 콘택공정이 매우 힘들어 반도체 소자의 고집적화가 어려운 문제점이 있다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 마스크를 이용한 식각공정으로 도전체와 도전체의 일측 끝부분에 연결되도록 저장전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위한 본 발명인 반도체소자의 캐패시터 형성 방법의 특징은, 반도체기판에 접속되는 제1도전층을 형성하는 공정과,
제1저장전극마스크를 이용하여 제1도전층패턴을 형성하는 공정과,
전체표면상부에 제1유전체막과 제2도전층을 순차적으로 형성하는 공정과,
제2저장전극마스크를 이용하여 상기 제2도전층과 제1유전체막을 순차적으로 식각하는 공정과,
제3저장전극마스크를 이용하여 상기 제2도전층과 제1유전체막을 식각하여 상기 제1도전층의 일측을 노출시키는 공정과,
전체표면상부에 제2유전체막을 형성하는 공정과,
제4저장전극마스크를 이용하여 상기 제2유전체막을 식각함으로써 상기 일측을 다시 노출시키는 공정과,
전체표면상부에 제3도전층을 형성함으로써 상기 일측에 접속시키는 공정과,
제5저장전극마스크를 이용하여 상기 제3도전층을 상기 식각하는 공징과,
전체표면상부에 제3유전체막을 형성하는 공정과,
제6저장전극마스크를 이용한 식각공정으로 상기 제1도전층과 제3도전층 그리고 노출되지않은 하부절연층 계면에만 유전체막을 형성하는 공정과,
전체표면상부에 제4도전층을 형성하는 공정과,
제7저장전극마스크를 이용한 식각공정으로 상기 제4도전층을 식각하여 두층으로 형성된 저장전극을 형성하는 공정을 포함하는데 있다.
또한, 상기 제1,2,3,4 도전층은 다결정실리콘막, 폴리사이드 또는 이와 유사한 전도물질로 형성되는 것과,
상기 제1,3 도전층은 저장전극으로 사용되는 것과,
상기 제2,4 도전층은 플레이트전극으로 사용되는 것과,
상기 제1,2,3 유전체막은 ON 또는 ONO 복합구조로 형성되는 것과,
상기 제1저장전극마스크는 상기 제5저장전극마스크로 사용되는 것과,
상기 제2저장전극마스크는 상기 제7저장전극마스크로 사용되는 것과,
상기 제3저장전극마스크는 상기 제1저장전극마스크를 이동시켜 사용된 것과,
상기 제4저장전극마스크는 상기 제3저장전극마스크보다 상기 제2유전체막의두께만큼 크게 형성되는 것과,
상기 제6저장전극마스크는 유전체막 식각공정시 상기 제1,3도전층의 표면에 상기 유전체막이 도포되도록 형성된 것과,
상기 저장전극이 다층으로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1A도 내지 제1D도는 본 발명에 따른 반도체소자의 캐패시터 형성 공정을 도시한 단면도이다.
제1A도를 참조하면, 반도체기판(11) 상부에 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 소자분리산화막(도시안됨), 게이트전극(도시안됨) 및 불순물 확산영역을 형성하고 플로우 ( flow ) 가 잘되는 테오스 ( TEOS Tetra Ethyl Ortho Silicate, 이하에서 TEOS 라 함 ) 또는 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass) 등과 같이 실리콘이 함유된 산화막을 사용하여 평탄화시킨 것이다.
그 다음에, 콘텍마스크(도시안됨)를 이용한 식각공정으로 상기 하부 절연층(13)의 예정된 부분을 식각하여 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(15)을 형성한다. 그리고, 상기 콘택홀(15)을 통하여 상기 반도체기판(11)의 예정된 부분에 접속되도록 제1다결정실리콘막(17)을 형성한다. 그리고, 제1저장전극마스크(도시안됨)를 이용한 식각 공정으로 상기 제1다결정실리콘막(17)을 식각한다. 그리고, 전체표면상부에 제1유전체막(18)을 형성한다. 이때, 상기 제1유전체막(18)은 ON 또는 ONO 의 복합구조로 형성한다. 그 다음에, 상기 제1유전체막(18) 상부에 제2다결정실리콘막(19)을 형성한다. 이때, 상기 제2다결정실리콘막(19)은 플레이트전극으로 사용된 것으로, 폴리사이드 또는 이와 유사한 전도물질이 사용될 수 있다.
그 다음에, 제2저장전극마스크(도시안됨)을 이용한 식각공정으로 상기 제2다결정실리콘막(19)과 제1유전체막(18)을 식각한다.
제1B도를 참조하면, 제3저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제2다결정실리콘막(19)과 제1유전체막(18)을 식각한다. 이때, 상기 제3저장전극마스크는 상기 제1다결정실리콘막(17)의 일측 끝부분을 노출시킬 수 있도록 형성된 것이다. 그 다음에, 전체표면상부에 제2 유전체막(2O)을 일정두께 형성한다. 이때, 상기 제2유전체막(20)은 ON 또는 ONO 의 복합구조로 형성한 것이다. 그 후에, 전체표면상부에 제1 감광막(21)을 형성한다. 그리고, 제4저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제1감광막(21)패턴을 형성한다. 이때, 상기 제1감광막(21)패턴은 상기 제1다결정실리콘막(17)의 일측 끝부분을 노출시킬 수 있도록 하고, 상기 식각된 제2다결정실리콘막(19)의 표면을 유전체막(18,20)으로 형성할 수 있도록 형성된 것이다. 그 후에, 상기 제1감광막(21)패턴을 마스크로하여 상기 제2유전체막(20)을 식각한다.
제1C도를 참조하면, 상기 제1감광막(21)패턴을 제거한다. 그리고, 전체표면상부에 일정두께 제3다결정실리콘막(23)을 형성한다. 그리고, 상기 제3다결정실리콘막(23) 상부에 제2감광막(25)패턴을 형성한다. 이때, 상기 제2감광막(25)패턴은 제5저장전극마스크(도시안됨)를 이용한 식각공정으로 형성한다. 그리고, 상기 제2감광막(25)패턴은 상기 제3다결정실리콘막(23)이 상기 제1B도의 상기 제1다결정실리콘막(17) 노출된 부분과 접속될 수 있도록 형성한 것이다.
제1D도를 참조하면, 상기 제2감광막(25)패턴을 마스크로하여 상기 제 3다결정실리콘막(23)을 식각한다. 그리고, 상기 제2감광막(25)패턴을 제거한다. 그리고, 전체표면상부에 제3유전체막(24)을 형성한다. 이때, 상기 제3유전체막(24)은 ON 또는 ONO 의 복합구조로 형성한 것이다. 제6저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제3유전체막(24)과 제2유전체막(20)을 식각한다. 이때, 상기 제6저장전극마스크는 상기 제1 다결정실리콘막(17)과 접속되지않은 타측의 상기 제3다결정실리콘막(23) 측벽에 제3유전체막(24)이 형성될 수 있도록 형성된 것이다. 그리고, 상기 제2가결정실리콘막(19)의 표면에 형성된 제2유전체막(20)이 식각된것이다.
그 다음에, 전체표면상부에 제4다결정실리콘막(27)을 형성한다. 이때, 상기 제4다결정실리콘막(27)은 플레이트전극으로 사용된 것으로, 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.
그 후에, 제7저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제4다결정실리콘막(27)을 식각함으로써 표면적이 증가된 캐패시터을 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 콘택홀을 형성하지 않고 반도체기판에 접속되는 도전체 일측을 노출시켜 이를 상기 도전체 상부에 형성하는 다른 도전체와 접속시킴으로써 기술적으로 간단하게 표면적이 증가된 캐패시터을 형성하여 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.
제 1A 도 내지 제 1D 도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성공정을 도시한 단면도.
◆ 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 13 : 하부절연층
15 : 콘택홀 17 : 제1다결정실리콘막
18 : 제1유전체막 19 : 제2다결정실리콘막
20 : 제2유전체막 21 : 제1감광막
23 : 제3다결정실리콘막 25 : 제2감광막
27 : 제4다결정실리콘막
Claims (11)
- 반도체기판에 접속되는 제1도전층을 형성하는 공정과,제1저장전극마스크를 이용하여 제1도전층패턴을 형성하는 공정과,전체표면상부에 제1유전체막과 제2도전층을 순차적으로 형성하는 공정과,제2저장전극마스크를 이용하여 상기 제2도전층과 제1유전체막을 순차적으로 식각하는 공정과,제3저장전극마스크를 이용하여 상기 제2도전층과 제1유전체막을 식각하여 상기 제1도전층의 일측을 노출시키는 공정과,전체표면상부에 제2유전체막을 형성하는 공정과,제4저장전극마스크를 이용하여 상기 제2유전체막을 식각함으로써 상기 일측을 다시 노출시키는 공정과,전체표면상부에 제3도전층을 형성함으로써 상기 일측에 접속시키는 공정과,제5저장전극마스크를 이용하여 상기 제3도전층을 상기 식각하는 공정과,전체표면상부에 제3유전체막을 형성하는 공정과,제6저장전극마스크를 이용한 식각공정으로 상기 제1도전층과 제3도전층 그리고 노출되지않은 하부절연층 계면에만 유전체막을 형성하는 공정과,전체표면상부에 제4도전층을 형성하는 공정과,제7저장전극마스크를 이용한 식각공정으로 상기 제4도전층을 식각하여 두층으로 형성된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1,2,3,4 도전층은 다결정실리콘막, 폴리사이드 또는 이와 유사한 전도물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1,3 도전층은 저장전극으로 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제2,4 도전층은 플레이트전극으로 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1,2,3 유전체막은 ON 또는 ONO 복합구조로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1저장전극마스크는 상기 제5저장전극마스크로 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제2저장전극마스크는 상기 제7저장전극마스크로 사용되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제3저장전극마스크는 상기 제1저장전극마스크를 이동시켜 사용된 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제4저장전극마스크는 상기 제3저장전극마스크보다 상기 제2유전체막의 두께만큼 크게 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제6저장전극마스크는 유전체막 식각공정시 상기 제1,3도전층의 표면에 상기 유전체막이 도포되도록 형성된 것을 특징으로하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 저장전극이 다층으로 형성되는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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